[VerilogHDL] 4bit 10진 덧셈기 설계(7segment 제어)

소개

Verilog 를 이용하여 만든 4bit 10진 덧셈기(adder) 리포트입니다.
2자리 10진수 덧셈 결과를 vfd에 표시합니다.
개념 설계, 회로구현, 전체코드, 시뮬레이션 결과를 정리해놨습니다.

최대한 깔끔하게 만드려 노력했고 대부분의 이미지는 자체 제작하여 사용하였습니다.

목차

1. 설계개요
2. 개념설계
3. 회로구현
4. 시뮬레이션
5. 결과검토

본문내용

■ 설계개요
▪ HBE-COMBO 트레이닝 키트 내에 0에서 9까지의 보드를 사용하여 입력된 2개의 4비트 데이터의 덧셈을 수행한다.
▪ 2개의 4비트 데이터 키입력에 대한 결과 값이 LCD에 출력됨과 동시에 dotmatrix블럭에서는 "2 Digit Decimal Adder (김정수)"이라는 문구가 좌에서 우로 이동하면서 디스플레이 된다.
▪ 98와 76키패드 눌렀을 때의 결과를 Simulation을 이용하여 확인한다.

...

module kit_4adder_vfd(clk, key, Dot_com, Dot_data, rs, rw, e, vfd_data);
input clk;
input [9:0] key;
output [9:0] Dot_com;
output [13:0] Dot_data;
output [7:0] vfd_data;
output rs, rw, e;
wire [3:0] dataa10, dataa1, datab10, datab1, bcd1a, bcd1b, bcd1s;
wire [3:0] bcd10a, bcd10b, bcd10s;
wire bcd100s;
wire k_clk;
...

■ ModelSim-Altera를 이용한 타이밍 시뮬레이션
`timescale 1ns / 1ns
module tb_kit_4adder_vfd;

reg [9:0] key;
reg clk;

wire [9:0] Dot_com;
wire [13:0] Dot_data;
wire rs, rw, e;
wire [7:0] vfd_data;
parameter sec=25;

kit_4adder_vfd uut (.clk(clk), .key(key), .Dot_com(Dot_com), .Dot_data(Dot_data),
.rs(rs), .rw(rw), .e(e), .vfd_data(vfd_data));

always #(sec) clk = ~clk;

참고자료

· 없음