[Flowrian] Dual 4 Bit Decade Counter (TTL 7468)의 Verilog 설계 및 시뮬레이션 검증

소개

TTL 7468 회로는 독립적으로 동작할 수 있는 10진 카운터가 2개 구현되어 있다. 하나의 10진 카운터는 2진 카운터와 5진 카운터로 나누어져 있어 따로 동작시킬 수 있다.

TTL 7468 회로에는 2진 카운터, 5진 카운터, 그리고 10진 카운터로 구성된다. 2진과 5진 카운터를 10진 카운터로 동작 시키려면 2진 카운터의 출력을 5진 카운터의 클럭으로 사용되도록 외부에서 연결해야 10진 카운터의 동작을 구현한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며 Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. Dual 4 Bit Decade Counter (TTL 7468) 회로의 사양
2. 2진 카운터의 Verilog 설계 및 시뮬레이션 검증
3. 5진 카운터의 Verilog 설계 및 시뮬레이션 검증
4. 10진 카운터의 Verilog 설계 및 시뮬레이션 검증
5. Dual 4 Bit Decade Counter (TTL 7468) 회로의 사양

본문내용

- TTL 7468 회로는 독립적으로 동작할 수 있는 10진 카운터가 2개 구현되어 있다. 하나의 10진 카운터는 2진 카운터와 5진 카운터로 나누어져 있어 따로 동작시킬 수 있다. - TTL 7468 회로에는 아래 그림과 같이 2진 카운터, 5진 카운터, 그리고 10진 카운터로 구성된 다. 2진과 5진 카운터를 10진 카운터로 동작 시키려면 2진 카운터의 출력을 5진 카운터의 클럭 으로 사용되도록 외부에서 연결해야 10진 카운터의 동작을 구현한다. * 리셋 단자는 Ative Low 동작으로 rst1_n=‘0’ 이면 출력 q1a=q1b=q1c=q1d='0' 으로 리셋 되 고, rst2_n='0' 이면 출력 q2a=q2b=q2c=q2d='0' 으로 리셋 된다. * 클럭 단자 clk1a, clk1b 와 clk2 는 모두 하강에지에 동기 되어 동작하는데 클럭 단자 clk1a 는 2진 카운터의 클럭에 입력되고, 클럭 단자 clk1b 는 5진 카운터의 클럭에 입력된다. 클럭 단자 clk2 는 10진 카운터의 클럭에 입력된다. * 10진 카운터로 동작할 경우 MSB에서 LSB로의 순서는 {q1d, q1c, q1b, q1a} 와 {q2d, q2c, q2b, q2a} 이다.

참고자료

· 없음