디지털 설계언어 베릴로그

소개

디지털 설계언어 베릴로그

목차

없음

본문내용

①동기식 reset인가 비동기식 reset인가 rst를 이것과 반대로 compile 해서 제출
always@(posedge clock, negedge reset)을 해석해보면
clock가 positive일 때, negedge가 0이면 reset을 시킨다는 의미이다
Example 5.6은 동기식 reset이다.

②y_out의 type이 reg로 선언되어있다 이의 정당성 여부를 판단하라
교재에 있는 양식으로 코딩을 했을 때 assignment must have a net type이라는 에러가 발생
output reg[1:0] y_out 을 output y_out으로 변경함

코딩과 결과물
clock이 상승edge일 때, reset이 1일 때, x_in이 0일 때 결과 값 발생
rst를 이것과 반대로 compile

always@ (negedge clock, negedge reset)으로 변경
결과 DATA를 보면 clock이 하강 edge 일 때, reset이 1인 경우, x_in이 0인 경우 결과 값이 발생한다.


②synchronously setlabel D flipflop을 HDL로 코딩하라 (rst우선)

synchronous reset 을 갖는 D-FlipFlop
clk 가 상승엣지(posedge)일 때, rst가 1인 경우 작동한다.

③비동기식으로 set과 reset이 가능한 D flipflop을 코딩하라(reset우선 둘다 active_low)

비동기식으로 set과 reset이 가능한 D flipflop
clk, rst가 하강엣지(negedge)일 때 작동한다. (rst 우선)

참고자료

· 없음