[디지털시스템실험(Verilog)] TTL 기본 실습 결과보고서

소개

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판매자는 고려대학교 공과대학 재학생입니다.

학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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- 디지털시스템실험 결과레포트 기준 -
A+등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 완벽 해석 (가격 2000원)
A등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 간략 해석 (가격 1800원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 실험에 대한 완벽 해석은 기본 포함 (가격 1500원)

이 레포트의 등급은 ■B등급■ 입니다.

목차

실험 ① NOT게이트 구성

실험 ② 1-bit full adder 설계

본문내용

실험 ①
NOT게이트 구성

NOT게이트 구성 실험은 7404 칩을 가지고, Input값으로 0 또는 1 값을 입력할 때(전압을 인가할 때) Output값으로 Input과 반대되는 값이 출력됨을 확인하는 것이 목적이었다.

NOT게이트 구성 실험에 쓰인 칩의 구조는 오른쪽 그림과 같다.
NOT게이트의 구성을 위해 최초 핀 1번을 Input, 2번을 Output으로 설정하여 Function Generator에서 사각파형을 입력한 후 전압을 인가하였으나, 1번과 2번 핀을 사용했을 때는 Output 값이 항상 0으로 나왔다. 즉, Input과 관계 없이 Output은 출력되지 않았으며, 이는 이론적으로 기대되는 출력값이 아니었다.

이에 핀을 바꾸어 3번 핀을 Input, 4번 핀을 Output으로 설정, 같은 과정을 반복했다. 이번 시도에서는 Output 값이 출력되긴 하였으나, Input값이 사각파형인데 반해 Output은 사각파형이 아닌 다른 모양의 파형이 검출되었다. NOT게이트는 Input에 대한 정반대의 Output을 출력하는 것이 목적(Input이 1이라면 Output은 0, Input이 0이라면 Output은 1)이므로, 이 역시 이론적으로 기대되는 출력값이 아니었다.

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참고자료

· 없음