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[디지털시스템실험(Verilog)] Verilog 기본 실습 결과보고서

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 결과 보고서디지털 시스템 설계 및 실험 KEEE209-09 전기전자전파 공학부학부 : 학번 / 이름 :실험조 : 실험일 :실험제목Verilog실험목표① Verilog 언어의 개념을 이해하고 코딩을 위한 기본 문법을 익힌다.② 코딩한 Verilog의 시뮬레이션을 위해 HDL 시뮬레이터인 ModelSim의 사용 방법을 익힌다.③ Full adder를 Verilog로 구현하고 모듈화하여, 32-bit adder를 시뮬레이션해본다.실험결과실험 ① 1-bit full adder 구현‘A, B, Cin’의 input과 ‘Sum, Cout’의 output을 가지는 1-bit full adder의 시뮬레이션 결과이다.실험 ② 32-bit full adder 구현32개(자리수)의 input ‘A와 B’, 1개의 input ‘Cin’, 32개(자리수)의 output ‘Sum’, 1개의 output ‘Cout’을 가지는 32-bit full adder의 시뮬레이션 결과이다.고찰실험 ① 1-bit full adder1-bit full adder(이하 full adder)를 설계하는 방법은 2가지가 있다. 하나는 full adder의 게이트 모두를 직접 코딩하는 방법이고, 다른 하나는 half adder를 코딩 후 half adder를 두 번 이용하여 full adder를 만드는 방법이다. 두 방법 모두 각각 고찰해보기로 한다.◈방법 1. 직접 설계(게이트레벨 설계)이번 1-bit / 32-bit full adder 설계 실험에서는, 모든 경우의 input은 A, B, Cin 으로, 모든 경우의 output은 Sum, Cout 으로, 모든 경우의 wire는 W[Num]으로 설정하였다. (단, half adder에는 Cin이 존재하지 않는다.) 따라서 이후의 고찰에서는 module 선언과 port list의 설정 및 input과 output, wire의 설정 등을 생략하도록 한다.full adder의 논리 회로도와 코딩 소스는 다음과 같다.코딩 소스에서 설정된 각 게이트 x0, x1, a0, a1, o1의 역할을 논리 회로도를 통해 확인할 수 있다.full adder를 설계했으므로, 시뮬레이션을 위해 테스트벤치 파일을 작성해야 한다.테스트벤치 파일의 코딩 소스는 다음과 같다.reg는 레지스터로 값을 저장하는 변수이다. input값인 A, B, Cin이 여기에 해당된다.wire는 레지스터와 반대로 값 저장이 불가능하다. output값인 Sum, Cout은 단지 출력만이 목적이므로 여기에 해당된다.변수 선언이 끝나면, 앞서 설계한 full adder를 로드해야 한다. 테스트벤치 파일에서 쓰일 full adder의 이름을 fa로 설정하고, 포트 리스트를 작성하였다.initial은 한 번만 실행한다는 명령어로, always(반복실행)과 반대의 개념이다.begin으로 input값의 설정을 시작한다. 오른쪽 그림은 2가지 경우의 input set만을 보여주고 있으나, 실제 실험때는 000, 100, 010, … 111의 8가지 경우의 input set을 입력하였다.입력이 끝나면 end로 디스플레이를 종료하고 endmodule로 모듈을 종료한다.결과값은 다음과 같다.보다 쉬운 확인을 위해 결과값을 binary로 표시하였다.위의 항목부터 차례로 A, B, Cin, Sum, Cout이며, input의 합이 2 이상이 되면 캐리값(Cout)이 1 증가하는 등 모든 연산이 정확하게 이루어졌음을 확인할 수 있다.◈방법 2. half adder를 이용한 설계half adder의 코딩 소스는 다음과 같다. (앞서 말했듯 모듈 선언 등 중복되는 부분은 생략한다.)input A, B는 xor게이트 x0를 통과하여 output Sum을 출력한다.input A, B는 and게이트 a0를 통과하여 output Cout을 출력한다.이를 이용한 full adder의 코딩 소스는 다음과 같다.위에서 코딩한 half adder를 ha0, ha1의 이름으로두 번 로드한다. half adder의 포트 리스트는 (A, B, Sum, Cout)으로 설정하였으므로, 왼쪽과 같이 코딩할 수 있다. 각각의 half adder의 and게이트에서 출력된 W[2]와 W[1]을 or게이트 o0로 통과시키면, full adder의 새로운 Cout값이 출력된다.테스트벤치 파일은 방법 1과 동일하게 코딩하면 된다.최종적인 시뮬레이션 결과값 역시 방법 1과 동일하므로, 생략하도록 한다.실험 ② 32-bit full adder32-bit full adder는 실험 ①에서 설계한 1-bit full adder를 32번 사용하여 코딩한다. 따라서 1-bit full adder의 게이트 논리회로를 이미 설계하였으므로, 이번 실험에서는 게이트를 재설계할 필요 없이 32개의 포트 리스트 데이터만 정리하여 주면 된다.1-bit full adder와는 달리, input과 output, wire의 개수가 늘어난다. 코딩 소스는 다음과 같다.[31:0]은 input A, B과 output Sum의 array이다. Cin은 최초 입력시 1번, Cout은 최종 출력시 1번만 필요하므로 array를 따로 설정할 필요가 없다.이전 자리수의 Cout값은 다음 자리수의 Cin값이 되므로, 이를 연결하여 주기 위해 [30:0] array의 wire를 선언하였다.다음은 앞서 설계한 full adder를 32번 로드해야 한다. 코딩 소스는 다음과 같다.앞에서 보았듯 full adder의포트리스트는 다음과 같았다.(A, B, Sum, Cin, Cout)첫 full adder인 fa0에서의Cin값과, 마지막 full adder인fa31에서의 Cout값을 제외한 나머지 캐리값은 wire로연결되었음을 볼 수 있다.위의 과정이 끝나면, endmodule로 모듈을 종료하여 주면 된다.

공학/기술| 2011.10.05| 3페이지| 2,000원| 조회(475)

verilog, 디지털시스템실험, Modelsim, 1-bit Full Add..

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[전기회로실험] Kirchhoff`s Law 결과보고서

전기 회로 설계 및 실험 결과리포트- Kirchhoff's Law -실험일자 :학부 :1. 실험 목적① 직렬 연결된 저항기에 걸리는 전압강하의 합과 인가전압 사이의 관계를 구하고, 이를 실험적으로 입증한다.② 회로내 임의의 접합점에서의 유입전류의 합과 유출전류 사이의 관계를 구하고, 이를 실험적으로 입증한다.2. 실험 결과① 저항기의 측정 저항값단위 : ΩR1R2R3R4R5R6R7R8정격 저항값3304708201k1.2k2.2k3.3k4.7k측정 저항값3304698119971.20k2.21k3.32k4.68k② 키르히호프의 전압법칙 입증 실험과정VPSV1V2V3V4V5V의 합 VS1151.8892.6914.6955.725152151.912.724.715.7815.123150.7110.6452.1561.35610.132154150.720.642.171.3710.1815.08※ 모든 항목에서 전압의 단위는 V③ 키르히호프의 전류법칙 입증 실험ITAI2I3ITBITCI5전류 (mA)2.171.370.792.172.181.14I6I7ITDITEI2 + I3I5 + I6 + I7전류 (mA)0.610.412.172.172.162.16④ 지정된 조건을 만족하는 회로의 설계계산값 (mA)측정값 (mA)가지1 I1가지2 I2가지3 I3IT가지1 I1가지2 I2가지3 I3IT3.331.571.106.002.912.050.975.933. 실험 결과 분석① 저항기의 측정 저항값각 저항기의 정격값과 실제 측정값을 비교하였다.정격값과 측정값의 차이오차율R10Ω약 0%R21Ω약 0.2%R39Ω약 1.1%R43Ω약 0.3%R50Ω약 0%R610Ω약 0.5%R720Ω약 0.6%R820Ω약 0.4%각 저항기의 오차율을 검토해 보았을 때, 모든 저항기의 퍼센트 허용오차 값인 5%를 초과하지 않았다. 따라서 이 저항기들은 정확하다고 할 수 있으며, 앞으로의 실험 결과에 큰 오차를 만들지는 않을 것임을 추론 가능하다.② 키르히호프의 전압법칙 입증 실험※ 과정 1, 2Pspice 프로그램으로 실험에서 쓰인 회로를 설계해 보았다.과정 1은 실험에 앞서 각 저항기에 걸릴 전압의 크기를 이론적으로 계산한 것이다.옴의 법칙에 의해 V = IR 이다. 직렬 회로에서 전류의 크기는 모든 저항기에서 같기 때문에, 위의 식에서 I는 일정하다. 따라서, 각 저항기에 걸리는 전압 V는 저항기 R의 크기에 비례함을 알 수 있다.회로의 총 전압은 15V이며, 회로의 총 저항은 2620Ω이다. 각 저항기에 걸리는 전압을 이론적으로 계산하면 다음과 같다.R1에 걸리는 전압 V1 : 15 × (330 / 2620) = 1.889VR2에 걸리는 전압 V2 : 15 × (470 / 2620) = 2.691VR3에 걸리는 전압 V3 : 15 × (820 / 2620) = 4.695VR4에 걸리는 전압 V4 : 15 × (1000 / 2620) = 5.725V각 저항기에 걸리는 전압을 모두 합하면1.889 + 2.691 + 4.695 + 5.725 = 15.000V계산에 의해 나온 각 저항기의 걸리는 전압의 합은 회로에 인가된 총 전압과 일치한다.따라서, 회로의 전압강하의 합은 인가전압과 같다는 키르히호프의 전압법칙이 성립함을 이론적으로 확인할 수 있다.과정 2의 실험을 통해 측정한 결과값은 다음과 같다.R1에 걸리는 전압 V1 : 1.91VR2에 걸리는 전압 V2 : 2.72VR3에 걸리는 전압 V3 : 4.71VR4에 걸리는 전압 V4 : 5.78V각 저항기에 걸리는 전압을 모두 합하면1.91 + 2.72 + 4.71 + 5.78 = 15.12V이론값과의 오차율 : 0.8%실험값은 이론값에 매우 근접하게 도출되었다. 따라서, 키르히호프의 전압법칙이 성립함을 실험적으로 입증하였다.※ 과정 3, 4Pspice 프로그램으로 실험에서 쓰인 회로를 설계해 보았다.과정 3은 이론값을 계산한 것이며, 과정 1과 동일한 방법으로 계산하면 된다.회로의 총 전압은 15V이며, 회로의 총 저항은 6958Ω이다. 각 저항기에 걸리는 전압을 이론적으로 계산하면 다음과 같다.R1에 걸리는 전압 V1 : 15 × (330 / 6958) = 0.711VR2와 R3에 걸리는 전압 V2 : 15 × (299 / 6958) = 0.645VR4에 걸리는 전압 V3 : 15 × (1000 / 6958) = 2.156VR5와 R6과 R7에 걸리는 전압 V4 : 15 × (629 / 6958) = 1.356VR8에 걸리는 전압 V5 : 15 × (4700 / 6958) = 10.132V각 저항기에 걸리는 전압을 모두 합하면0.711 + 0.645 + 2.156 + 1.356 + 10.132 = 15.000V계산에 의해 나온 각 저항기의 걸리는 전압의 합은 회로에 인가된 총 전압과 일치한다.따라서, 회로의 전압강하의 합은 인가전압과 같다는 키르히호프의 전압법칙이 성립함을 이론적으로 확인할 수 있다.과정 4의 실험을 통해 측정한 결과값은 다음과 같다.R1에 걸리는 전압 V1 : 0.72VR2와 R3에 걸리는 전압 V2 : 0.64VR4에 걸리는 전압 V3 : 2.17VR5와 R6과 R7에 걸리는 전압 V4 : 1.37VR8에 걸리는 전압 V5 : 10.18V각 저항기에 걸리는 전압을 모두 합하면0.72 + 0.64 + 2.17 + 1.37 + 10.18 = 15.08V이론값과의 오차율 : 0.5%실험값은 이론값에 매우 근접하게 도출되었다. 따라서, 키르히호프의 전압법칙이 성립함을 실험적으로 입증하였다.두 실험에 따라 다음과 같은 결론을 내릴 수 있다.Vn (n = 1 이상의 정수) = 각 저항기에 걸리는 전압강하VPS = 회로 전체에 인가된 전압이라 할 때, V1 + V2 + V3 + … + Vn = VPS즉, ∑(k=1~n)Vk = VPS 이다.③ 키르히호프의 전류법칙 입증 실험Pspice 프로그램으로 실험에서 쓰인 회로를 설계해 보았다.직렬 연결시 회로의 전류는 같고, 병렬 연결시 옴의 법칙 I = V/R에 따라 전류는 전압에 반비례한다.첫 번째로 연결된 프로브(R1의 우측)에서의 측정값은 ITA를 나타낸다. 측정값은 2.17mA 이다.두 번째로 연결된 프로브(R2의 우측)에서의 측정값은 I2를 나타낸다. 측정값은 1.37mA 이다.세 번째로 연결된 프로브(R3의 우측)에서의 측정값은 I3를 나타낸다. 측정값은 0.79mA 이다.네 번째로 연결된 프로브(R4의 상단)에서의 측정값은 ITB를 나타낸다. 측정값은 2.17mA 이다.다섯 번째로 연결된 프로브(R4의 하단)에서의 측정값은 ITC를 나타낸다. 측정값은 2.18mA 이다.여섯 번째로 연결된 프로브(R5의 좌측)에서의 측정값은 I5를 나타낸다. 측정값은 1.14mA 이다.일곱 번째로 연결된 프로브(R6의 좌측)에서의 측정값은 I6를 나타낸다. 측정값은 0.61mA 이다.여덟 번째로 연결된 프로브(R7의 좌측)에서의 측정값은 I7를 나타낸다. 측정값은 0.41mA 이다.아홉 번째로 연결된 프로브(R8의 우측)에서의 측정값은 ITD를 나타낸다. 측정값은 2.17mA 이다.열 번째로 연결된 프로브(R8의 좌측)에서의 측정값은 ITE를 나타낸다. 측정값은 2.17mA 이다.그런데 여기에서 I2 + I3값과 I5 + I6 + I7 값이 모두 2.16이 도출되었다. 이는 ITA~E 까지의 값과 매우 근사한 값이다. 설계된 회로도를 참조했을 때, 회로의 임의의 접합점에서의 유입전류와 유출전류는 서로 같음을 알 수 있다. 따라서 키르히호프의 전류법칙이 성립함을 실험적으로 입증하였다.④ 지정된 조건을 만족하는 회로의 설계※ 지정 조건조건 1 → 회로는 3개의 병렬가지와 2개의 직렬 저항기로 구성조건 2 → 병렬 가지 내의 전류 비율은 1 : 2 : 3조건 3 → 실험 ①에 나열된 저항기만을 사용조건 4 → 회로의 전체전류는 6mA이고, 사용 가능한 최대전압은 15V조건 2에 따라 병렬 가지 내의 전류 비율이 1 : 2 : 3이 되어야 함을 알 수 있다. 옴의 법칙 V = IR에서 V의 값은 일정하다(∵병렬 가지만을 고려하므로). V 값이 일정할 때 I의 값이 커질수록 R의 값은 줄어들게 된다.따라서 저항의 비는 6 : 3 : 2임을 알 수 있다.실험 ①에 나열된 저항기들의 조합 중에서 6 : 3 : 2의 비율에 가장 근접한 조합은1kΩ, 470Ω, 330kΩ의 세 저항기를 사용하는 것이었다.(1000 : 470 : 330 = 3.03 : 1.42 : 1 = 6.06 : 2.85 : 2) → 약 6 : 3 : 2이때 세 저항기의 합성저항은 162.39Ω이 된다. (조건 2, 조건 3 만족)남은 조건 두 가지에 대해 고려해 보도록 하자. 먼저 조건 1에 따라 3개의 병렬가지 외에도 2개의 직렬 저항기로 구성되어 있어야 한다. 또한, 조건 2에 따라 전체 전류는 6mA여야 하고, 회로에 인가되는 전압이 15V가 넘어서는 안된다.옴의 법칙 V = IR에 위의 값을 대입해 보도록 한다.회로에 인가될 수 있는 최대 전압이 15V이므로, V = 15라 하자.전체 전류 I = 0.006 (A) 이므로, 15 = 0.006 × R 이다.따라서 R = 2300 (Ω)옴의 법칙에 의해 전압과 저항은 비례 관계에 있으므로, 전압이 더 이상 커질 수 없기 때문에 저항 또한 더 이상 커질 수 없다.따라서 회로의 전체 저항은 2.3kΩ 이내가 되어야 함을 알 수 있다.앞에서 합성한 세 개의 가지를 가진 병렬 저항의 합성 저항값은 162.39Ω 이었다.따라서, 남은 2개의 직렬 저항기의 합은 약 2.138kΩ 이내가 되어야 한다.실험 ①에서 나열된 저항기 중 이미 330Ω, 470Ω, 1kΩ의 저항을 사용했기 때문에, 저항기 두 개를 연결하여 2.138kΩ보다 작은 값을 가지는 저항기의 조합은 단 하나밖에 존재하지 않는다. 820Ω과 1.2kΩ의 저항을 직렬로 연결해야 한다.

공학/기술| 2011.10.05| 9페이지| 2,000원| 조회(119)

KVL, 키르히호프, 전기회로실험, KCL, Kirchhoff`s law

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[일반화학실험] 화학 전지와 전기화학적 서열 평가A+최고예요

화학실험 결과보고서-화학 전지와 전기화학적 서열-실험일자 :학부 :학번 :이름 :1. 실험 목표화합물들 사이에 자발적으로 일어나는 전자 이동 반응을 이용하여 전기 에너지를 얻는 전지의 원리를 알아보고 세 가지 금속 이온의 전기화학적 서열을 확인한다.2. 실험 결과실험 1. 전기화학적 서열- 아연의 질산염에 납 조각과 구리 조각을 넣었을 때의 반응 : 반응 없음- 납의 질산염에 아연 조각과 구리 조각을 넣었을 때의 반응 : 아연 조각에는 납 석출, 구리 조각은 반응 없음- 구리의 질산염에 아연 조각과 납 조각을 넣었을 때의 반응 : 두 조각 모두에서 구리 석출실험 2. 화학 전지- [Cu1.00 M Cu(NO3)21.00 M Zn(NO3)2Zn] → 전위차 : 0.960 V- [Zn1.00 M Zn(NO3)21.00 M Pb(NO3)2Pb] → 전위차 : 0.542 V- [Cu1.00 M Cu(NO3)21.00 M Pb(NO3)2Pb] → 전위차 : 0.485 V실험 3. 농도차 전지- [Zn0.0100 M Zn(NO3)21.00 M Zn(NO3)2Zn] → 전위차 : 0.056 V- [Zn0.00100 M Zn(NO3)21.00 M Zn(NO3)2Zn] → 전위차 : 0.086 V3. 결과 분석 및 토의실험 1. 전기화학적 서열① 옆의 사진은 아연의 질산염에 납 조각과 구리 조각을 넣었을 때 의 반응 결과를 나타낸다.실험 결과는 두 조각 모두 반응이 없었다. 아연은 현재 질산염 상태 이므로 이온화가 되어 있는 상태이나, 납과 구리는 그렇지 않다. 각 금속 조각들을 질산염 용액에 넣었을 때 각 금속의 산화력에 따라 이온화되는 금속이 달라질 수 있다. 산화력이 크다는 것은 산화되려 는 성질이 강하다는 의미이므로, 이는 다르게 말하면 전자를 잃으려 는 성질이 강하다는 의미가 된다. 즉 금속은 산화력이 클수록 전자 를 잃고 이온화되려는 경향이 크며, 이 실험에서는 두 금속 조각 표 면에 아연이 석출되지 않았으므로 아연이 환원되지 않고 그대로 이 온화되어있음을 알 수 있다. 따라서 아연의 산화력 세기는 다른 두 금속(납, 구리)의 산화력 세기보다 크다는 것을 알 수 있다.② 옆의 사진은 납의 질산염에 아연 조각과 구리 조각을 넣었을 때의 반응 결과를 나타낸다.실험 결과는 사진에서 확인할 수 있듯이 아연 조각에서는 반응이 일어났고 구리 조각에서는 반응이 일어나지 않았다. 아연 조각에서 일어난 반응은 납의 석출 반응이다. 위에서 말한 것처럼 산화력이 클수록 전자를 잃고 이온화되려는 성질이 강하며, 반대로 산화력이 작으면 전자를 얻어 금속의 형태로 석출된다. 아연 조각에서의 반응이 이러한 것인데, 아연의 산화력이 납보다 더 크기 때문에 금속 상태로 존재하던 아연은 전자를 잃고 이온화되어 질산염의 형태로 바뀌게 되고, 산화력이 아연보다 작은 납은 아연이 가지고 있던 전자를 얻고 환원되어 아연 조각에 석출되는 것이다. 즉Zn + Pb2+ → Zn2+ + Pb (Zn + Pb(NO3)2 → Zn(NO3)2 + Pb)형태의 반응이 일어나는 것이다.구리는 납보다 산화력 세기가 작기 때문에 이온화되지 못하고 반응이 일어나지 않는다.정리한다면, 아연의 산화력 세기는 납보다 크며 구리의 산화력 세기는 납보다 작다.③ 옆의 사진은 구리의 질산염에 아연 조각과 납 조각을 넣었을 때의 반응 결과를 나타낸다.실험 결과는 사진에서 확인할 수 있듯이 두 조각 모두에서 반응이 일어났다. 위 실험에서 밝힌 것처럼 산화력의 세기는 아연이 가장 크며 구리가 가장 작다. 다시 말해 구리가 이온화되려는 성질이 가장 약하다. 따라서 구리보다 산화력의 세기가 큰 아연과 납을 넣었을 때 구리는 환원되어 각 금속 조각에 석출되는 것이다. 즉Zn + Cu2+ → Zn2+ + Cu (Zn + Cu(NO3)2 → Zn(NO3)2 + Cu)Pb + Cu2+ → Pb2+ + Cu (Pb + Cu(NO3)2 → Pb(NO3)2 + Cu)형태의 반응이 일어나는 것이다.※ 위의 세 실험 결과에 따르면, 각 금속들 간의 산화력 세기는 아연 〉납 〉구리 이다.실험 2. 화학 전지1.1030 - 0.9601.1030① 먼저 구리-아연의 화학 전지 [Cu1.00 M Cu(NO3)21.00 M Zn(NO3)2Zn] 에서의 전위차 결과값은 0.960 V가 도출되었다. Cu의 표준 환원 전위는 0.3402 V이고, Zn의 표준 환원 전위는 -0.7628 V이다. 공식에 의해 전지의 전위차 Ecell = Ecathode - Eanode 이므로 구리-아연의 화학 전지의 전위차 이론값 E = 0.3402 - (-0.7628) = 1.1030 V이다. 실험값은 이론값보다 다소 작게 도출되었으며, 이론값 1.1030 V와 실험값 0.960 V를 비교하여 보았을 때, 오차는× 100 = 12.9646… ≒ 13.0 %로 도출되었다.② 아연-납의 화학 전지 [Zn1.00 M Zn(NO3)21.00 M Pb(NO3)2Pb] 에서의 전위차 결과값은 0.542 V가 도출되었다. Zn의 표준 환원 전위는 -0.7628 V이고, Pb의 표준 환원 전위는 -0.1263 V이다. 공식에 의해 전지의 전위차 Ecell = Ecathode - Eanode 이므로 아연-납의 화학 전지의 전위차 이론값 E = -0.1263 - (-0.7628) = 0.6365 V이다. 이번 실험 역시 실험값이 이론값보다 다소 작게 도출되었으며, 이론값 0.6365 V와 실험값 0.542 V를 비교하여0.6365 - 0.5420.6365보았을 때, 오차는× 100 = 14.8468… ≒ 14.8 %로 도출되었다.｜0.4665 - 0.485｜0.4665③ 구리-납의 화학 전지 [Cu1.00 M Cu(NO3)21.00 M Pb(NO3)2Pb] 에서의 전위차 결과값은 0.485 V가 도출되었다. Cu의 표준 환원 전위는 0.3402 V이고, Pb의 표준 환원 전위는 -0.1263 V이다. 공식에 의해 전지의 전위차 Ecell = Ecathode - Eanode 이므로 구리-납의 화학 전지의 전위차 이론값 E = 0.3402 - (-0.1263) = 0.4665 V이다. 이번 실험은 실험값이 이론값보다 다소 크게 도출되었으며, 이론값 0.4665 V와 실험값 0.485 V를 비교하여 보았을 때, 오차는× 100 = 3.9657 ≒ 3.97 %로 도출되었다.화학 전지의 원리는 이온화 경향이 다른 두 금속을 전해질 용액 속에 넣고 도선으로 연결할 때 나타나는 산화 환원 반응으로 기전력이 생겨서 도선을 따라 전자가 이동하는 것이다. 여기에서 기전력이란 양극 간의 전위차를 말하는 것으로써, 이 실험에서 측정한 전위차는 바로 화학 전지의 기전력을 의미한다. 구리-아연의 화학 전지의 기전력 실험값은 0.960 V로 도출되었고, 아연-납의 화학 전지의 기전력 실험값은 0.542 V로 도출되었으며, 구리-납의 화학 전지의 기전력 실험값은 0.485 V로 도출되었다. 따라서 세 화학 전지의 기전력의 크기를 비교해 보았을 때, 구리-아연 화학 전지의 기전력이 가장 크며, 구리-납의 화학 전지의 기전력이 가장 작다. 이온화 경향이 아연>>납>구리 임을 생각해 볼 때, 이온화 경향의 차이가 큰 금속끼리 화학 전지를 만들수록 그 화학 전지의 기전력은 커짐을 알 수 있다.화학 전지의 기전력(전위차) 크기: 구리-아연 화학 전지 > 아연-납 화학 전지 > 구리-납 화학 전지실험 3. 농도차 전지아연판을 이용한 각각 1.00 M과 0.0100M 농도 혹은 0.00100M 농도의 질산염 수용액 하에서의 농도차 전지를 보면, 이때 반응은 양 전극의 농도가 같아지려는 방향으로 진행된다.네른스트의 식에 따르면 aA + bB + ne-

자연과학| 2011.10.05| 5페이지| 1,500원| 조회(1,236)

일반화학실험, 화학 전지, 농도차 전지, 전기화학적 서열, 전자 이동 반응

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[일반화학실험] 크로마토그래피

화학실험 결과보고서-크로마토그래피-실험일자 :학부 :학번 :이름 :1. 실험 목적크로마토그래피는 혼합물에서 각 성분을 분리하여 정성분석을 가능하게 하는 중요한 분석방법이다. 이 실험에서는 정상(normal phase) 크로마토그래피에 의한 지시약의 분리를 통하여 크로마토그래피의 원리를 배운다.2. 실험 결과 및 토의실험 A. 얇은 층 크로마토그래피를 이용한 지시약의 분리※ Rf 값의 계산전개액의 전개 길이 : 3.9 cmPR : 페놀레드(0.2cm)☞ Rf = 0.2/3.9 = 0.051282051…≒ 0.05PL : 페놀프탈레인(2.9cm)☞ Rf = 2.9/3.9 = 0.743589743…≒ 0.74BCP : 브로모크레졸퍼플(1.9cm)☞ Rf = 1.9/3.9 = 0.487179487…≒ 0.49BPB : 브로모페놀블루(0.25cm)☞ Rf = 0.25/3.9 = 0.064102564…≒ 0.064※ 미지시료(혼합시료)의 성분 추측미지시료는 TLC 판에서 짙은 푸른 색의 반점을 0.25cm 지점에, 투명하고 옅은 색의 반점을 2.9cm 지점에 남겼다. 짙은 푸른 색의 반점은 시료용액 BPB의 결과와 일치하며, 투명하고 옅은 색의 반점은 시료용액 PL의 결과와 일치한다.따라서 미지시료(혼합시료)의 성분은 PL + BPB 라고 추측할 수 있다.☞☞☞실험 B. 실리카 겔을 이용한 관 크로마토그래피☞※ 바이알 번호 1~3 = 메탄올 1mL + 디클로로메탄 6mL 이동상 사용※ 바이알 번호 4~6 = 순수 메탄올 이동상 사용바이알 번호123456NaOH 첨가 전이동상의 색투명투명투명푸름푸름약간 푸름NaOH 첨가 후이동상의 색약간 붉음붉음약간 붉음푸름푸름약간 푸름바이알에 받아낸 6병의 이동상들로 얇은 층 크로마토그래피 실험에서 쓴 방법으로 전개하여 시료의 분리 여부를 확인하였다. 이때 메탄올 1mL + 디클로로메탄 6mL 이동상으로 사용한 1~3번의 바이알 중에서는 2번의 반점이 가장 뚜렷하게 나타났기에 2번의 결과값만을 기록한다. 그리고 순수 메탄올을 이동상으로 사용한 4~6번 바이알 중에서 이동상이 희미한 색으로 나온 6번의 바이알을 제외한 4, 5번 바이알의 결과값만을 기록한다.※ 바이알 번호별 시료 추측바이알 2 시료용액의 전개 길이 : 3.0cm → NaOH 첨가시 색깔은 붉음바이알 4 시료용액의 전개 길이 : 0.2cm → NaOH 첨가시 색깔은 푸름바이알 5 시료용액의 전개 길이 : 0.2cm → NaOH 첨가시 색깔은 푸름실험 A의 결과값에 따르면, 바이알 2 시료용액의 전개 길이인 3.0cm에 가장 근접한 전개 길이를 보이는 시료용액은 PL(2.9cm)이다. 바이알 2에 NaOH를 첨가했을 때 색깔이 붉게 변했는데, PL용액은 염기와 반응하여 붉은색을 띈다. 시료용액의 특성과 전개 길이로 미루어 보았을 때 바이알 2(메탄올 1mL + 디클로로메탄 6mL 이동상 사용)의 시료용액은 PL 이라고 추측할 수 있다.

자연과학| 2011.10.05| 4페이지| 1,500원| 조회(207)

크로마토그래피, 정성분석, 일반화학실험, Normal Phase, 지시약 분리

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[전자회로실험] MOSFET 소스 공통 증폭기 예비보고서

전기회로 설계 및 실험 KEEE205_05 전기전자전파 공학부전자회로 설계 및 실험 예비 보고서학부 : 학번 / 이름 :실험조 : 실험일 :실험제목MOSFET 소스 공통 증폭기실험목적① MOSFET의 드레인 특성을 실험적으로 결정한다.② FET 증폭기에 대한 바이어스 방식을 공부한다.③ MOSFET 소스 공통 증폭기의 전압 이득을 측정한다.배경지식① JFET / MOSFET◆ JFET(Junction FET)☞ 역방향 바이어스 pn 접합으로 채널 전류를 제어하는 FET◆ JFET와 MOSFET의 차이는?☞ JFET은 동작에 있어 항상 역방향 바이어스가 되어야 한다. 즉, gate 전압이 음전압이므로 회로의 응용 및 설계에 불편을 가져다주는 경우가 많다. (전원의 추가 인가 등)MOSFET의 바이어스는, 항상 역방향 바이어스여야하는 JFET과 차이가 있다. 즉, 조건에 따라 역방향 바이어스가 아니더라도 동작한다.또한, MOSFET은 JFET보다 훨씬 더 큰 입력 임피던스를 갖는다.◆ MOSFET의 종류☞ MOSFET은 제작 방식에 따라 디플리션(depletion-공핍)형 또는 인핸스먼트(enhancement-증가)형으로 구분된다.② Enhancement MOSFET인핸스먼트형에서는 드레인과 소스 사이에 채널이 형성되어 있지 않고, N형 드레인과 소스는 P형 기판에 의해 분리되어 있다. 기판 위에 매우 얇은 SiO2막(절연막)이 형성되며, 그 위에 게이트로 작용하는 금속이 증착된다. 게이트, 드레인, 소스 및 기판에는 전극용으로 오믹 접촉이 형성된다.게이트가 FET의 기판으로부터 절연되어 있기 때문에, 절연 게이트 FET(IGFET - Insulated Gate FET)라고도 한다. 게이트와 기판은 SiO2 절연막에 의해 분리된 커패시터의 전극판 역할을 한다. 게이트가 기판에 접속된 소스에 대해 (+)이면 커패시터는 충전된다. 게이트가 (+)이므로 드레인과 소스 사이의 반도체 표면에 음전하(전자)가 유도되어 채널이 형성되고, 소스-드레인 회로에 전류가 흐르게 된다.◆ 오믹 접촉(ohmic contact)이란?☞ 금속과 반도체의 접합에서는 두 재질의 일함수의 차이에 따라 전류-전압 특성이 달라진다. 반도체가 n타입일 경우, ‘반도체의 일함수>금속의 일함수’일 때 I-V 특성이 선형으로 나타나고, 반도체가 p타입일 경우 그 반대의 경우에서 I-V 특성이 선형으로 나타난다. 이와 같이 I-V 특성이 선형으로 나타나는 금속-반도체 접합을 ohmic contact라 한다.N채널 인핸스먼트형 MOSFET은 게이트가 소스에 대해 (+)일 때만 전류가 흐르고, 게이트-소스 바이어스가 0이면 차단 상태가 된다.게이트는 기판으로부터 절연되어 있기 때문에, 게이트가 기판에 대해 (+)일지라도 직류 게이트 전류는 흐를 수 없다. 그러므로 MOSFET은 고임피던스 트랜지스터이다.③ Depletion MOSFET디플리션형 MOSFET은 인핸스먼트형과 달리 N형 채널을 가지고 있다. 게이트-채널 커패시터가 충전되면, N채널에는 음전하 캐리어가 유도되어 채널의 전도도와 드레인 전류가 흐른다. 이것이 인핸스먼트 모드이다.게이트가 접지되었을 때, 즉 게이트 전압이 0일 때 채널에 흐르는 드레인 전류는 양의 게이트 전압에서 흐르는 드레인 전류보다 작다. 이와 같이 게이트 전압이 0일 때도 드레인 전류가 흐르기 때문에 이것을 normally ON MOSFET이라 한다.게이트가 소스에 대해 (-)가 되면 게이트에 있는 전자들은 N채널에 있는 음전하 캐리어들을 쫓아버리기 때문에, 채널을 공핍시켜 드레인 전류를 감소시킨다.게이트가 더욱 음으로 되면, 드레인 전류는 더욱 감소한다. VGS가 충분히 음으로 되면, 드레인 전류는 차단된다.디플리션형 MOSFET은 N기판에 P채널을 형성하여 만들 수도 있다. 아래의 디플리션 MOSFET 기호에서의 수직 채널선은 점선이 아니다. 그 이유는 소자가 'normally ON' 상태이기 때문이다. 디플리션형 MOSFET에 대한 드레인 특성 곡선은 JFET과 비슷하다.④ 각 FET별 차이점아래의 자료는 각각 JFET, 디플리션형 MOSFET, 인핸스먼트형 MOSFET의 드레인 특성 차이점을 나타내고 있다. JFET의 특성 곡선과 디플리션형 MOSFET의 드레인 특성이 유사하다는 것을 알 수 있다. 인핸스먼트형 MOSFET이 상대적으로 고임피던스 트랜지스터이기에 가장 널리 사용된다.⑤ 분압기 바이어스왼쪽 그림은 분압기 바이어스 방식을 사용한 N채널 JFET 게이트 바이어스 회로이다.◆ 게이트-접지 사이의 전압 VG☞ VG = {R1 / (R1 + R2)}VDD◆ 소스-접지 사이의 전압 VS☞ VS = ID × RS즉 소스-접지 사이의 전압 VS는 소스 저항 RS 양단의 전압 강하와 같으며, 그 크기는 드레인 전류 ID와 RS값에 의해 정해진다.◆ 게이트 바이어스 VGS☞ VGS = VG - VS게이트가 역방향 바이어스로 되려면, VS가 VG보다 커야 한다. JFET은 역방향 바이어스가 동작의 필수 조건이므로, 각 파라미터는 위의 조건을 만족하도록 선택된다.게이트-접지 사이에 교류 신호 (vg)를 인가하면, 위의 왼쪽 회로는 교류 증폭기로서 동작한다. 그러나 그 이득이 매우 낮은데, 이는 교류 전압 (vg)가 RS 양단에 발생하여 게이트-소스 신호 전압은 vg와 vs의 차가 된다.RS에 걸리는 교류 신호 전압은 RS 양단에 바이패스 커패시터 C1을 연결하면 제거될 수 있다. C1의 근사값은 증폭기가 처리할 수 있는 최저 주파수에 대해 다음의 관계식을 사용해서 계산한다.◆ 커패시터 근사값☞ xc1 = RS / 10이는 BJT 증폭기에서 이미터 저항을 바이패스시키는 데 사용된 방식과 동일하다. 위의 회로에서 출력 신호는 드레인에 접속된 저항 RL 양단에 나타난다.⑥ 자기 바이어스오른쪽 회로는 N채널 JFET의 자기 바이어스(self-bias) 방식을 보여주고 있다. 게이트가 R1을 통해 접지되어 있고, 게이트 전류가 0이기 때문에 게이트 전압 VG는 0V이다.FET와 외부 회로(RS 및 RL)에 흐르는 전류 ID는 RS 양단에 전압 강하 VS를 발생시킨다.◆ 전압 강하 VS☞ VS = IDRS◆ 게이트 바이어스 VGS(VG와 VS의 전압차, VG = 0)☞ VGS = 0 - VS = -IDRS⑦ MOSFET 바이어스MOSFET 바이어스의 회로 접속은 JFET을 이용한 분압기 바이어스, 자기 바이어스의 방식과 유사하다.요구되는 극성은 채널의 종류(N or P)와 MOSFET의 형식 (인핸스먼트 or 디플리션)에 따라 다르다.디플리션 MOSFET은 0의 바이어스, 즉 VGS = 0V에서 동작할 수 있다. N채널 디플리션 MOSFET의 게이트에 공급된 교류 신호는 (+) 반주기에서 FET를 인핸스먼트 모드로 동작시키고, (-) 반주기에서 디플리션 모드로 동작시킨다. P채널 디플리션 MOSFET에서는 반대가 된다.⑧ MOSFET 소스 공통 증폭기 회로왼쪽 회로는 N채널 디플리션 2중 게이트 MOSFET을 사용한 공통 소스 증폭기이다. 게이트 1과 2는 입력 신호를 받으며, 증폭기는 자기 바이어스로 동작한다. 출력 신호는 드레인에 접속된 10kΩ의 부하 저항 양단에 나타난다.증폭기의 전압 이득 AV는 입력 신호와 출력 신호를 측정한 후 아래의 식에 측정값을 대입하면 실험적으로 결정할 수 있다.

공학/기술| 2011.10.05| 6페이지| 1,500원| 조회(643)

MOSFET, 전자회로실험, 모스펫, 드레인 특성, 소스 공통 증폭기

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