디지털 시계 설계

소개

디지털 시계 설계
1. 설계 사양 및 기능
2. spec을 만족하는 회로를 구성하기 위하여, 입력값(sw1,sw2)에 따른 모드 변화 상태의 FSM
3. 회로 구현상 각 modul 간의 관계를 나타내는 블록 다이어그램
4. VHDL 소스
5. waveform 분석결과
6. 추가 구현 사항

목차

1. 설계 사양 및 기능
2. spec을 만족하는 회로를 구성하기 위하여, 입력값(sw1,sw2)에 따른 모드 변화 상태의 FSM
3. 회로 구현상 각 modul 간의 관계를 나타내는 블록 다이어그램
4. VHDL 소스
5. waveform 분석결과
6. 추가 구현 사항

본문내용

5. waveform 분석결과
◎ MODE_GEN

입력 신호 SW1이 ‘1’일 때 MODE1이 정확하게 다음 신호를 생성하는 것을 확인할 수 있다. 또한 SW2의 입력이 ‘1’일 될 때는 MODE2가 다음 신호로 바뀌었다. 또한 입력 신호 SET의 상승 edge의 다음 클럭에서 INCREASE 신호가 1클럭 주기 동안 ‘1’을 발생하는 것을 확인할 수 있다.

◎ TIME
MODE1이 시간 모드인 “00”이고, MODE2가 시 설정 모드인 “01”일 때 입력 신호인 INCREASE 신호가 ‘1’로 되면 시가 하나씩 증가하였고, MODE2가 분 설정 모드인 “10”일 때는 입력 신호 INCREASE 신호에 의해서 분이 증가하는 것을 확인 할 수 있었다. CLK이 100Hz의 주파수를 가지므로 SEC는 100클럭을 주기로 1씩 자연 증가함을 알 수 있다.

◎ DATE
TIME과 마찬가지로 MODE1이 날짜 모드인 “01”이고 MODE2가 월 설정 모드인 “01”일 때 입력 신호 INCREASE 신호에 의해서 MON이 증가하고, MODE2가 일 설정 모드인 “10”일 때 입력 신호 INCREASE 신호에 의해 DAY가 증가하는 것을 확인할 수 있다.

◎ TIMER
MODE1이 타이머 모드인 “10”이고 MODE2가 start 상태인 “01”일 때는 10클럭을 주기로 SECC_SW가 증가하고, MODE2가 초기화 상태인“00”이 되었을 때는 MIN_SW, SEC_SW, SECC_SW의 값이 모두 초기화되는 것을 확인할 수 있다.

◎ SELECTOR
초기 알람은 00시 00분으로 설정되어 있고, MODE1이 알람 모드인 “11”이고 MODE2가 시 설정 모드인 “01” 및 분 설정 모드인 “10”일 때 INCREASE 신호에 의해 각각 시와 분을 설정하는 것을 확인 할 수 있다. 시간 모드에서 출력되는 시간이 01시 02분이고 알람 모드에서 설정된 시간이 01시 01분에서 01시 02분으로 바뀌는 순간인 454

참고자료

· 없음