래치,플립플롭,시프트레지스터

소개

래치,플립플롭,시프트레지스터 회로설계 예비보고서

목차

1. 실험목적

1. 실험이론
1.1. 래치(latch)
1.1.1. Enable 제어입력을 갖는 SR 래치
1.1.1. Enable 제어입력을 갖는 D 래치

1.1. 플립플롭(flip-flop)
1.1.1. SR 플립플롭
1.1.1. D 플립플롭
1.1.1. JK 플립플롭
1.1.1. T 플립플롭

1.1. 시프트 레지스터(Shift Register)

본문내용

1. 실험목적
래치와 플립플롭, 그리고 시프트 레지스터의 동작 원리를 이해한다. 그리고 기본 논리 소자를 이용하여 실험을 하고 동작을 확인한다.

2. 실험이론
2.1. 래치(latch)
래치와 플립플롭의 중요한 차이점은 입력에 따른 출력의 상태변화가 클락의 사용에 의해 얻어진 결과인지 여부로 구분할 수 있다. 따라서 래치는 클락이 사용되지 않는 비동기식 순차논리회로로 SR 래치와 D 래치가 있다.

2.1.1. SR 래치
SR 래치는 S(Set)와 R(Reset)로 된 2개의 입력을 가지며, 논리회로는 두 가지의 형태로 구성된다. 하나는 두 개의 NOR 게이트로 서로 교차시켜 연결 구성한 회로이고, 다른 하나는 2개의 NAND 게이트로 서로 교차시켜 연결한 회로이다. 여기서 SET는 주어진 입력에 대하여 출력을 과 으로 만드는 것을 의미하고, RESET은 출력을 과 로 만드는 것을 의미한다.
NOR 게이트로 구성된 SR 래치의 회로 및 논리기호와 두 입력 S와 R의 입력에 대한 출력 와 의 진리표는 아래와 같다.

그리고 아래의 그림과 표는 각각 NAND 게이트로 구성된 SR 래치의 회로와 진리표이다.
1.1.1. Enable 제어입력을 갖는 SR 래치
제어입력을 가지는 SR 래치는 기본 SR 래치에서 2개의 입력 S와 R을 동작시켜 래치의 상태를 변경할 수 있도록 하기위해 입력 측에 enable 단자를 추가한 회로이다. 이와 같이 S와 R 입력 단자에 enable 단자를 추가하기위해서는 아래 그림 3과 같이 입력 단에 게이트가 추가적으로 필요하다.

참고자료

· 없음