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멀티플렉서,디멀티플렉서,엔코더,디코더

0. 실험목적-데이터를 선택하거나 분배하는 회로 멀티플렉서와 디멀티플렉서의 동작을 이해한다.-10진수를 2진술 변환하는 회로 인코더와 디코더의 동작을 이해한다.-기본게이트를 사용하여 멀티플렉서와 디멀티플렉서, 인코더와 디코더를 구성하여 동작을 확인한다.1. 이론. 멀티플렉서(multiplexer)S1S0Y00D01C10B11A멀티플렉서(MUX)는 데이터 선택회로라고도 부르는 여러 개의 데이터로부터 하나의 데이터를 선택하는 회로이다. 이를 위하여 기본적인 멀티플렉서는개의 입력선과개의 선택선으로 구성되어 있는데, 이 선택선의 비트조합에 의하여 어느 입력이 선택될 것인가를 결정한다. 4비트의 입력에서 임의의 1비트를 선택하는 회로는 간단하게 아래 그림 1과 같이 그릴 수 있다.그림 멀티플렉서 블록도그림 멀티플렉서 회로도멀티플렉서에서는 선택신호를 바꿈으로써 임의의 입력 데이터를 출력단자에서 빼낼 수 있다. 이 멀티플렉서의 회로는 다음과 같다.출력 데이터는 선택된 입력 데이터와 같다. 입력 데이터와 선택 입력 항을 사용하면 출력에 대한 논리식은 다음과 같다. (는 각각 D, C, B, A이다.)일반적으로라인 멀티플렉서는 각 AND게이트에 대해 하나씩개의 입력선을 첨가함으로써디코더로 구성된다. AND게이트의 출력은 단일 OR게이트에 인가되어 1선로의 출력을 이루게 된다. 멀티플렉서는 흔히 약자로 MUX라고 한다.4:1멀티플렉서 외에도 8:1멀티플렉서도 있는데 이는 다음 식과 같이 설명된다.보통개의 제어 입력을 갖는 멀티플렉서는개의 데이터 입력 중 어느 하나를 선택하는데 사용된다.개의 제어 입력과개의 데이터 입력을 갖는 MUX 풀력 방정식은 다음과 같다.여기서는개의 제어 변수 중 하나의 최소항이고,는 어느 하나의 데이터 입력을 나타낸다.멀티플렉서는 디지털 시스템 설계 시에 저장될 데이터를 선택하는데 보통 사용한다. 또한 멀티플렉서는 조합 논리 회로의 구현에도 사용된다. 4:1 MUX는 어떤 논리 게이트의 추가 없이 3-변수 함수를 실현하는 데 쓸 수 있다.실제 멀티플렉서 IC, 74LS153이 아래 그림에 있다.그림 74LS153 내부회로이 IC는 4비트의 입력 데이터에서 1비트의 데이터를 선택하는 기능이 두 개 포함되어 있기 때문에 Dual 4 to 1 Data selectiors라고 한다.입력출력선택신호스트로브XS1S0G??10000D010C100B110A?: 0, 1 어느 것이라도 상관없다선택신호와 선택되는 입력단자의 관계는 아래와 같다.이 IC 의 경우 STROBE 단자에 신호 1을 입력하면 다른 입력 단자 데이터와는 관계없이 출력이 0으로 설정된다. 즉 멀티플렉서로서의 기능이 없어지게 되는 것이다. 때문에 멀티플렉서로 사요ㅇ하고 싶을 때에는 STROBE 단자에는 신호 0을 입력해 두어야한다. STROBE는 '~할 수 있도록 한다‘ 는 의미의 ENABLE 이라고도 불린다.가. 디멀티플렉서(demultiplexer)디멀티플렉서(DMUX)는 멀티플렉서와 반대 기능을 한다. 디멀티플렉서는 하나의 데이터를 여러 개의 데이터선 가운데의 한 곳으로 출력하는 기능을 한다. 때문에 디멀티플렉서를 데이터 분배기라고도 한다. 따라서 선택선이비트이면개의 출력선 중에서 하나를 선택할 수 있다.1비트 데이터를 4비트 중의 임의의 출력단자로부터 얻는 4:1디멀티플렉서를 생각할 수 있다. 출력이 네 개이므로 선택선 S는 4=22로부터 두 개가 되어 입력변수는 총 3개가 된다(A, S1, S2). 따라서 입출력 변수의 수가 많으므로 입력과 출력의 관계로부터 설계하는 것이 간단하다.그림 디멀티플렉서 회로그림 5는 1:4 디멀티플렉서 회로를 나타낸 것이다. 데이터 입력선은 모든 AND 게이트에 연결되어 있다. 두 개의 데이터 선택선은 한번 에 한 게이트만 인에이블시켜 데이터 입력선으로 입력된 데이터를 출력한다.ENABLE 단자에는 신호 1을 설정해둔다. 그리고 선택신호에 따라 신호 1이 나오는 출력단자를 선택한다. 선택신호와 선택되는 출력단자의 관계는 다음과 같다.S1S0X0X1X2X30*************0010110001아래 그림은 실제의 디멀티플렉서 IC, 74LS139이다.이 IC는 부논리로 동작하므로 ENABLE단자에는 신호0을 설정해 두고 있다.입력출력선택신호ENABLES0S1GX0X1X2X3??111**************************1110?: 0, 1 어느 것이라도 상관없다.진리표는 다음과 같다.나. 엔코더(encoder)인코더는 부호기(암호-디지털회로가 다루고 있는 부호 2진수, 16진수, BCD-를 만들어내는 장치)라고도 한다. 인코더란 10진수의 데이터를 2진수의 데이터로 변환하는 것으로 부호를 암호화하는 뜻을 지니고 있다. 인코더는개 이하의 입력과 n개의 출력선을 가진다. 일반적으로 논리회로는 처음부터 2진부호의 신호를 발생하기 때문에 전용 IC화된 것은 드물다. 그러므로 필요에 따라서 논리회로를 구성해야만 한다.먼저 10진수를 2진수로 변환하는 인코더를 생각해보면, 10진수를 입력하는 입력단자의 수는 10비트로 한다. 이 10비트의 각 입력단자에 10진수의 0부터 9까지 대응시킨다. 예를 들어 5이면 A5에 신호 1을 입력하고 그 밖의 입력단자에는 신호 0을 입력하도록 하는 것이다.10진수의 0부터 9는 2진수의 0000에서 1001에 대응한다. 따라서 이 경우 2진수가 출력되는 단자는 4비트가 필요하다. 이번 예와 같이 입력단자에 5를 입력했을 때는, 출력단자에서는 10진수 5에 대응하는 2진수 0101이 나오게 된다.A0A1A2A3A4A5A6A7A8A9X3X2X1X0100000000*************00*************00*************00*************10*************01*************00*************00*************0000000011001표 10진수→2진수 인코더 진리표인코더의 진리표를 만들면 다음과 같다.인코더의 논리회로를 설계하는 방법은 다음과 같다.출력 X0가 1일 때에 대응하는 입력은 A1, A3, A5, A7, A9 이다.이들이 대응하는 입력에 OR 회로의 입력핀을 접속한다.다른 출력단자 X1, X2, X3에 대해서도 같은 방식으로 선을 연결한다.따라서 10진수→2진수 인코더의 논리회로는 다음과 같이 된다.그림 74LS148실제의 인코더 IC, 74LS148이 그림 11에 있다. 74LS148은 10진수 0에서 7을 2진수 000에서 111로 부호화하는 IC이다.E1A0A1A2A3A4A5A6A7X2X1X01????????*************110???????00000??????010010?????0110100????01110110???011111000??0111111010?*************111111111?: 0, 1 어느 쪽이라도 상관없다. / 부논리로 동작한다.만일 A6와 A3에 동시에 신호 1이 입력된다면, 이 IC는 부논리로 동작하기 때문에 실제로는 A6와 A3에 동시에 신호 0을 입력하는 것이 된다.이 경우 IC는 상위 입력 A6쪽을 우선하여 A3으로부터의 입력은 무시된다. 즉 출력에는 부논리로 001(정논리의 110)이 나타난다. 74LS148은 Priority Encoder라고 부른다. 상위 자리의 입력 우선 기능의 IC이다.E0, E1, GS 단자는 IC를 복수개 연결하여 입력이 여러 개인 인코더를 구성할 때 사용된다.다. 디코더(decoder)디코더는 해독기(암호를 해독하여 원래의 정보로 되돌리는 장치)라고도 한다. 디코더는 인코더와는 반대로 2진수를 10진수로 변환하는 장치로 IC형으로 논리회로에서 많이 사용한다.디코더는 입력된 2진수에 대응하는 10진수의 출력단자로만 신호 1이 출력되도록 하면 된다. 예를 들어 2진수 0101을 입력하면 출력단자 X5만이 신호 1이 되도록 하는 것이다.A3A2A1A0X0X1X2X3X4X5X6X7X8X900001000000**************************0**************************1*************0*************0**************************0*************0000001표 2진수→10진수 디코더진리표는 인코더에 대한 진리표의 입력과 출력이 반대로만 바뀐다.진리표로부터 디코더의 논리회로를 설계하는 방법에 대해 설명하면 다음과 같다.우선 입력과 그 부정의 신호선을 그리고 출력 비트 수만큼 AND게이트를 나열하여 그린다.

공학/기술| 2010.06.18| 8페이지| 1,500원| 조회(573)

디코더, 멀티플렉서, 예비보고서, 디지털회로, 디멀티플렉서, 엔코더

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반가산기,전가산기,반감산기,전감산기

0. 실험목적기본 연산 회로인 가산기와 감산기의 구성을 이해하고 실험을 통하여 동작을 확인한다. 또한 기본게이트를 사용하여 가산기 및 감산기를 구성해보고 결과를 측정해본다.1. 이론. 반가산기(HA: Half Adder)1비트 데이터 2개를 합하는 것이 반가산기이다. 1비트 데이터 2개를 덧셈하는 방법은 다음과 같다.ABSC*************101표 반가산기 진리표1+1의 덧셈일 때만 답이 2비트가 된다. 이 덧셈의 경우 합은 0이고 한 자리 위로 1이 자리올림된 것으로 생각할 수 있다. 그렇다면 반가산기의 진리표는 다음과 같이 생각할 수 있다.여기서 A는 더해지는 수(피가수), B는 더하는 수(가수), S는 합, 그리고 C는 자리올림이라고 생각할 수 있다.이때 S의 논리식은, C의 논리식은로 구해진다. 이 논리식으로 논리회로를 그려보면 다음의 두 가지 경우로 그릴 수 있다.그림 반가산기의 기본 회로그림 EX-OR 회로를 사용한 반가산기그림 반가산기 블록도반가산기의 블록도는 그림 3과 같은 사각형으로 표기할 수 있다.반가산기는 한자리의 가산을 하고 한 자리 윗자리로 자리올림 신호(Carry)를 줄 수 있다. 그러나 한자리 아랫자리로부터 자리올림 신호는 받을 수 없다. 이것으로 여러 자리의 가산은 할 수 없다. 즉 반가산기는 한 자리만 가산할 수 있는 것으로 반가산기라 하는 것이다.가. 그림 전가산기의 블록도전가산기(FA: Full Adder)제구실을 다하는 가산기일 조건은 반가산기와는 달리, 한 자리 윗자리로 자리올림 신호를 주고, 더불어 한자리 아랫자리로부터의 자리올림 신호도 받아들일 수 있어야 하겠다. 이러한 가산기를 전가산기라고 한다.그림 4가 전가산기의 그림기호이다. 여기서 Ci는 아랫자리로부터의 자리올림 신호, Co 는 윗자리로의 자리 올림 신호이다.계산할 때는 더해지는 수 (A)와 더하는 수(B)와 아랫자리로부터의 자리올림 신호(Ci)의 세 개의 데이터를 가산한다. 그리고 합(S)와 윗자리로의 자리올림 신호(Co)의 두 개의 데이터를 출력한다. 따라서 전가산기의 진리표는 표 2와 같다.ABCiSCo0**************************1011100111111표 전가산기의 진리표그림 전가산기의 논리회로먼저 S의 논리식을 구하면C0의 논리식은이다. 이 논리식을 이용해 논리회로를 그리면 그림 5와 같다.반가신기에서는 한 자리의 가산밖에 할 수 없었지만, 전가산기를 사용하면 여러 자리의 가산을 할 수 있다.전가산기를 사용하여 여러 자리의 가산을 하는 데는 직렬 가산 방식과 병렬 가산 방식의 두 개의 회로를 생각할 수 있다.0) 그림 직렬 가산 방식직렬 가산 방식가장 아랫자리부터 순서대로 가장 윗자리로 한 자리마다 가산해 가는 방법이다. 한 자리의 가산이 행해지면 자리올림 신호가 다음 계산을 위해 레지스터(치수기)에 보관된다.직렬 가산 방식은 가산 데이터를 한 자리씩 이동해 가기 때문에 연산 속도가 느리다는 결점이 있지만, 회로를 간단하게 구성할 수 있다는 이점이 있다.그림 병렬 가산 방식1) 병렬 가산 방식계산하는 자리와 같은 수의 전가산기를 나열하여 사용한다. 회로는 복잡해지지만 고속 연산이 가능하다. 병렬 가산 방식에서는 최하위용으로 반가산기를 사용할 수 도 있다.병렬 가산 방식을 사용한 4비트 가산 IC에 74LS83이 있다. 이 IC회로는 노이만의 전가산기를 기본으로 하고 있다.그림 74LS83의 내부회로나. 반감산기(HS: Half Subtract)1비트 데이터 2개를 뺄셈하는 논리회로가 반감산기 이다. 1비트 데이터 2개의 뺄셈은 다음과 같다.ABDBo*************100표 반감산기의 진리표0-1의 뺄셈인 경우, 차는 1이고 한 자리 윗자리로부터 자리 빌림이 일어났다고 생각할 수 있다. 그렇다면 반감산기의 진리표는 표 3과 같이 생각할 수 있다.그림 12 반감산기 블록도그럼 논리식을 구해보면,이다. 이것을 이용해 논리회로를 그리면 그림11과 같다.그림 11 반감산기의 기본 회로반감산기는 한 자리 윗자리로부터의 자리빌림 신호는 받아들일 수 없다. 이것으로는 여러 잘의 계산을 할 수 없다. 즉 반감산기는 반가산기와 마찬가지로 한 자리만 계산 할 수 있는 감산기이다.

공학/기술| 2010.06.18| 5페이지| 1,500원| 조회(2,097)

반가산기, 전가산기, 예비보고서, 디지털회로, 전감산기, 반감산기

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세븐세그먼트 디코더

0. 실험목적7-세그먼트 구동 디코더의 구조 및 동작 개념을 이해하고 실험을 통해 동작을 확인한다.1. 이론7-세그먼트는 디스플레이는 자동차 계기판에서 Z-미터에 이르기까지 모든 산업분야에 걸쳐 사용되고 있다. 이러한 디스플레이들은 2진화 10진수를 디코딩하여 적당한 숫자가 표시되도록 하는 논리 회로와 같이 사용된다.그림 7-세그먼트 디스플레이많은 숫자 디스플레이는 10진수 0~9와 16진수 문자 A~F를 발생시키기 위해 7-세그먼트를 사용한다. 각각의 세그먼트는 전류가 통할 때 빛을 방출하는 물질로 되어있다. 가장 일반적으로 사용된 물질들은 LED(light emitting diode)와 백열 필라멘트이다.그림 1은 7개의 세그먼트로 구성된 일반적인 디스플레이를 보인 것으로, 적당한 세그먼트 조합을 활성화시킴으로서 10개의 10진 숫자를 모두 표시할 수 있다. 그리고 그림 2가 10개의 숫자를 표시한 예이다.그림 7-세그먼트 디스플레이의 10진 숫자 표시 예. LED 디스플레이그림 7-세그먼트 LED 디스플레이그림 3은 흔히 쓰이는 7-세그먼트 디스플레이를 보인 것으로 각 세그먼트는 전류가 흐를 때 빛을 발하는 LED로 되어있다. 그림의 a는 원하는 세그먼트에 불을 켜기 위해 LOW레벨의 전압을 가하는 경우이며, 세그먼트 입력에 LOW를 가하면, LED에 불이 들어오고 전류가 흐른다. 그림의 b는 세그먼트에 불을 켜기 위해 HIGH 레벨의 전압을 가하는 경우로서, 세그먼트 입력에 HIGH를 가하면, LED에 불이 켜지고 전류가 들어온다.예를 들어 6을 디스플레이 하기 위해서 세그먼트 c, d, e, f, g 는 켜지고 나머지 a와 b는 꺼진다. BCD-7 세그먼트 디코더/드라이버는 4비트 BCD 입력과 10진수를 디스플레이 시키기 위해 해당한 세그먼트로 전류를 흐르게 하는 출력을 갖는다. 이 디코더에 논리(logic)는 각각의 출력이 입력의 한 개 조합 이상의 입력에서 동작되기 때문에 이전의 것들보다 더 복잡하다.7-세그먼트 LED 판독기를 구동시키는 데 BCD-7 세그먼트/드라이버(TTL 7446 또는 7447)를 사용한다. LED의 애노드들은로 모두 연결하고, LED의 캐소드는 전류 제한 저항을 통해 디코더/ 드라이버의 해당한 출력에 연결된다.디디코더/드라이버는 큰 전류를 받아들이는 개방 컬렉터 드라이버 트랜지스터에서 LOW 출력으로 동작한다. 이것은 그것들의 형태나 크기에 따라 세그먼트 당 10mA에서 40mA가 LED 판독 시 필요하기 때문이다.LED 디스플레이는 각 세그먼트의 애노드들이에 연결되어 있으면, 공통 애노드라고 한다.7 세그먼트 LED 디스플레이의 다른 형태는 각 세그먼트의 캐소드들이 그라운드에 ㅇ모두 연결되어 있는 공동 캐소드 배열을 사용한다. 이 형태의 디스플레이는 HIGH상태에서 동작하는 출력을 가진 BCD-7 세그먼트 디코더/드라이버에 의해 구동되도록 되어 있다. 실용 IC 7448이 이러한 목적을 위한 디코더/드라이버이다.가. LCD 디스플레이그림 LCD다른 형태의 7-세그먼트 디스플레이로 편광에 의하여 동작하는 LCD(liquid crystal display)가 있다. 기본적으로 LCD는 낮은 전압(전형적으로 3~15V), 낮은 주파수(25~60Hz) AC 신호에서 동작하고 아주 적은 전류를 유도한다. 그림 4에 나타난 것처럼 숫자 판독을 위해 7세그먼트 디스플레이로서 배열된다. 세그먼트를 ON하는 데 필요한 AC전압은 세그먼트와 모든 세그먼트에 공통인 배경 판 사이에 인가된다. 세그먼트와 배경 판은 AC 주파수가 낮은 한 아주 약한 전류를 유도하는 커패시터를 형성한다. 이것은 깜박이는 것은 느끼게 하기 때문에 일반적으로 25Hz이상이어야 한다.나. 세그먼트 디코딩 논리각 세그먼트는 여러 개의 10진 숫자를 표시하는데 사용되지만, 10개의 숫자 모두에 사용되는 세그먼트는 없다. 그러므로 각 세그먼트는 그 세그먼트가 사용될 숫자를 알아내는 독립적인 디코딩 회로에 의해 동작하게 된다. 그림 1이나 그림 2로부터 각 숫자를 표시하는데 필요한 세그먼트들을 알 수 있다.다. 세그먼트 논리에 대한 진리표세그먼트 디코딩 논리에는 그림 5의 블록선도에 나타난 바와 같이 4개의 BCD입력과 디스플레이의 세그먼트를 위한 7개의 출력이 필요하다. 표 1의 진리표는 7개의 진리표를 하나로 나타낸 것이며, 각각의 세그먼트에 대한 진리표로 분리할 수도 있다. 표에서 세그먼트 출력열의 1은 활성화된 세그먼트를 나타낸다.

공학/기술| 2010.06.18| 4페이지| 1,500원| 조회(985)

예비보고서, 디지털회로, 7-세그먼트, 디지털 회로 실험, 세븐세그먼트 디코더

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래치,플립플롭,시프트레지스터

0. 실험목적래치와 플립플롭, 그리고 시프트 레지스터의 동작 원리를 이해한다. 그리고 기본 논리 소자를 이용하여 실험을 하고 동작을 확인한다.1. 실험이론. 래치(latch)래치와 플립플롭의 중요한 차이점은 입력에 따른 출력의 상태변화가 클락의 사용에 의해 얻어진 결과인지 여부로 구분할 수 있다. 따라서 래치는 클락이 사용되지 않는 비동기식 순차논리회로로 SR 래치와 D 래치가 있다.0) SR 래치SR 래치는 S(Set)와 R(Reset)로 된 2개의 입력을 가지며, 논리회로는 두 가지의 형태로 구성된다. 하나는 두 개의 NOR 게이트로 서로 교차시켜 연결 구성한 회로이고, 다른 하나는 2개의 NAND 게이트로 서로 교차시켜 연결한 회로이다. 여기서 SET는 주어진 입력에 대하여 출력을과으로 만드는 것을 의미하고, RESET은 출력을과로 만드는 것을 의미한다.NOR 게이트로 구성된 SR 래치의 회로 및 논리기호와 두 입력 S와 R의 입력에 대한 출력와의 진리표는 아래와 같다.그림 NOR 게이트로 구성된 SR 래치 회로현재출력입력다음출력출력변화RS010001불변010110Set011001Reset011100부정표 NOR 게이트로 구성된 SR 래치의 진리표그리고 아래의 그림과 표는 각각 NAND 게이트로 구성된 SR 래치의 회로와 진리표이다.그림 NAND 게이트로 구성된 SR 래치 회로현재출력입력다음출력출력변화RS010000부정010101Reset011010Set011100불변표 NAND 게이트로 구성된 SR 래치의 진리표1) Enable 제어입력을 갖는 SR 래치제어입력을 가지는 SR 래치는 기본 SR 래치에서 2개의 입력 S와 R을 동작시켜 래치의 상태를 변경할 수 있도록 하기위해 입력 측에 enable 단자를 추가한 회로이다. 이와 같이 S와 R 입력 단자에 enable 단자를 추가하기위해서는 아래 그림 3과 같이 입력 단에 게이트가 추가적으로 필요하다.입력출력ESRQ0??Q100Q10101101111부정표 enable 제어입력을 갖는 SR 래치 진리표제어입력 E 단자에 1 또는 0을 인가할 경우, 표 3과 같이 입력 S와 R에 의해 다음 단의 NAND 래치의 입력이 결정되고, 이 입력 조건에 따라 래치의 출력이 결정된다.그림 enable 제어입력을 갖는 SR 래치 회로2) Enable 제어입력을 갖는 D 래치입력출력출력변화EDQ0?Q불변100Reset111Set표 enable 제어입력을 갖는 D 래치 진리표제어 입력을 갖는 D 래치는 SR 래치에서 입력 S와 R이 모두 1이 되어 출력이 부정상태가 되는 입력조건을 없애기 위한 방법이다. 이와 같은 기능을 지원하기 위해 그림 4 와 같이 입력 D 를 직접 S입력에 인가하고, D 입력의 보수를 R 입력에 인가되도록 구성하였다.그림 enable 제어입력을 갖는 D 래치 회로가. 플립플롭(flip-flop)플립플롭은 입력에 따른 출력의 상태변화가 클락의 사용에 의해 얻어진다. 이때 출력은 사용된 클락의 순간적인 변화에 의해 상태가 바뀌며, 이와 같이 클락에서 순간적인 변화를 trigger라고 한다. trigger는 그림 5와 같이 positive-edge trigger와 negative-edge trigger 로 나눌 수 있다.그림 edge-triggerpositive-edge trigger는 클락 펄스가 LOW에서 HIGH로 전이하는 순간을, negetive-edge trigger는 HIGH에서 LOW로 전이되는 순간을 나타낸다.0) SR 플립플롭입력출력출력변화SRQ00Q불변010Reset101Set111부정표 positive-edge trigger로된 SR 플립플롭 진리표(C는 positive-edge)SR 플립플롭은 S와 R의 입력 데이터가 클락 펄스의 edge에서만 출력에 전이되기 때문에 S와 R입력을 동기입력이라 한다. SR 플립플롭의 회로는 그림 6에서와 같이 SR 래치 회로의 입력에 클락 펄스를 인가하기 위해 입력단에 게이트를 추가하여 구성한다.그림 positive-edge trigger로된 SR 플립플롭 회로1) D 플립플롭D 플립플롭은 그림 7과 같이 SR 플립플롭의 입력단에 NOT 게이트만 하나 추가되었고, 입력은 오직 D 입력 하나와 클락으로 구성된다.그림 positive-edge trigger로 된 D 플립플롭 회로입력출력출력변화DQ00Reset11Set표 positive-edge trigger로 된 D 플립플롭진리표(C는 positive-edge)D플립플롭은 데이터 비트를 저장하는 데 유용하며, 특히 입력신호 D가 그대로 출력으로 전달되므로 데이터 전송에도 유용하게 쓰인다.2) JK 플립플롭JK 플립플롭은 SR플립플롭의 Set, Reset 및 불변상태 동작은 동일하나, SR 플립플롭과 차이점은 부정 상태(J=1, K=1) 동작이 존재하지 않는 다는 점이다. 따라서 이와 같은 부정 상태가 존재하지 않으므로 디지털 시스템에 널리 이용된다.입력출력출력변화JK00불변010Reset101Set11Toggle표 positive-edge trigger 로 된 JK 플립플롭 진리표(C는 positive-edge)그림 positive-edge trigger 로 된 JK 플립플롭 회로회로구성은 그림 8과 같이 SR 플립플롭과 유사하나, Q의 출력이 게이트의 입력으로, 그리고의 출력이의 입력으로 연결되는 점이 SR 플립플롭과의 차이점이다.JK플립플롭은 클락이 positive-edge에서 입력 J=0, K=0이 인가될 경우에 출력은 변화가 없고, J=0, K=1일 경우에는 Reset상태, J=1, K=0 의 입력에 대한 출력은 Set 상태가 된다. 그리고 J=K=1인 경우는 이전 출력과 반대의 상태로 출력된다. 이와 같은 현상을 toggle동작이라 한다.3) T 플립플롭입력출력출력변화T0불변1Toggle표 T플립플롭 진리표(C는 positive-edge)T플립플롭은 그림 9와 같이 JK 플립플롭의 구성과 유사하나, 차이점은 J와 K의 두 입력을 공통 입력으로 묶어 T 입력 하나만 사용하는 점이 다르다. 회로 구성을 살펴보면 T 플립플롭은 JK플립플롭의 입력 J와 K가 공통으로 연결되어 있으므로 두 입력은 항상 동일한 값이 입력되어 출력을 얻게 된다. 따라서 입력 조건은 K플립플롭에서 J=K=0(T=0과 동일), 또는 J=K=1(T=1과 동일)인 경우가 됨으로 T=0이면 출력이 불변상태, T=1이면 Toggle상태가 됨을 알 수 있다.

공학/기술| 2010.06.18| 5페이지| 1,000원| 조회(659)

플립플롭, 래치, 디지털회로, 시프트레지스터, 디지털 회로 실험, 예비 보고서

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8비트가산기 평가A+최고예요

1. 실험목적지난 실험의 가산기에 기초하여 4비트 가산기를 구성하여 보고 이해한다. 그리고 4비트 가산기를 사용하여 8 비트 가산기 회로를 구성하여 보고 동작을 확인한다. 2. 이론가산기란 이진수의 덧셈을 하는 논리 회로이며 디지털 회로, 조합 회로의 하나이다. 전자계산기가 발명된 당시에는 진공관에 의해서 구성되었고 현재는 집적 회로로 설계되어서 다양한 기능을 가진다. 입력신호 전압의 덧셈을 출력하는 디지털 회로를 가산 회로라고도 한다. 이러한 가산기에는 지난 실험에서 했던 반가산기와 전가산기가 있다. 반가산기는 이진수의 한자리수를 연산하고, 자리올림수는 자리올림수 출력(carry out)에 따라 출력한다. 전가산기는 이진수의 한 자릿수를 연산하고, 하위의 자리올림수 입력을 포함하여 출력하는 것이었다. 따라서 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 그림 4-bit ripple carry adder made up of four 1-bit full adders이러한 반가산기 한 개로 이 전가산기 몇 개로 조합하는 과정에 따라 임의의 자리수의 이진수 가산기를 구성할 수 있다. 아래 그림은 4비트 가산기의 회로도이다.4 비트 가산기는 4 비트의 2진수 두 개 와 의 덧셈과 Carry in인 을 입력으로 받아서, 4 비트의 2진수 와 Carry out 인 을 출력한다. 이때 각 자릿수마다 더해지고 하위 자리에서 온 자리올림수가 더해지는 것으로 가 출력되고 을 출력하게 되는 것이다. 그래서 수식으로 표현하면 다음과 같다.

공학/기술| 2010.06.18| 2페이지| 1,500원| 조회(2,052)

예비보고서, 디지털회로, 디지털 회로 실험, 8비트가산기, 8-bit 가산기

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