반가산기, 전가산기, 반감산기, 전감산기 디지털회로실험 예비보고서

최초 등록일
2010.05.23
최종 저작일
2009.05
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반가산기, 전가산기, 반감산기, 전감산기 디지털회로실험 예비보고서입니다

목차

1. 반가산기 동작 확인

2. 전가산기 동작 확인

3. 전감산기 동작 확인

결론 및 토의

본문내용

반가산기는 출력결과가 2개의 입력 신호의 합과 상위비트인 캐리로 나타나는 회로이다. 입력 A, B의 캐리가 발생했다는 것은 A,B모두 1이 입력되었을때를 말한다. 시뮬레이션 결과를 보면 처음 A,B가 0이 입력되었을 경우 합인 S가 0이 되고 상위비트가 존재하지 않으므로 캐리가 0이 됨을 알 수 있다. 다음의 경우 A,B중 하나가 1인 경우인데 이 경우 합은 1이 되고 상위비트는 존재하지 않으므로 0값이 출력된다. 그리고 A,B가 1인 경우 합은 2이지만 이진수의 경우 0과 1로 표현해야 하므로 S가 0이 되고 상위비트가 1이 존재하는 형식으로 출력결과가 나타난다. 이를 통해 반가산기의 특성을 위 회로를 통해 알 수 있었고 캐리는 AND게이트를 이용, 합은 XOR게이트를 이용해 표현할 수 있음을 알 수 있다. 시뮬레이션을 실행시켰을 때 클럭 중간에 0이나 1이 한순간 출력외어 나타나는 현상을 찾아볼 수 있다. 이는 시뮬레이션 프로그램 중 오류로 예상된다. 위와같은 오류의 경우를 최소화 하기 위해 클럭의 주기를 늘려 최소한의 크기로 보이도록 하였다.

참고 자료

없음

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