디지털 논리 실험, Half adder와 Full adder 실험 예비 보고서

소개

디지털 논리 실험, Half adder와 Full adder 실험 예비 보고서

목차

Ⅰ. 실험목표
Ⅱ. 기본이론
Ⅲ. Verilog HDL 분석
Ⅳ. 예비보고

본문내용

Ⅰ. 실험목표
1. Half Adder와 Full Adder의 구성과 동작 원리를 이해한다.
2. Adder을 이용하여 간단한 논리회로를 직접 구성해본다.
3. 논리회로에서 구현되는 음수에 대해서 이해한다.
4. Adder과 subtractor의 구성과 동작 원리를 이해하고 직접 구성해 본다.

Ⅱ. 기본이론
1. Half Adder(반가산기) : 이진수의 두입력에 대한 합과 자리올림의 값을 출력 값으로 구하는 회로로써 낮은 자리로부터의 올림수는 고려하지 않고 단지 두 개의 이진수만을 가산한다.

2. Full Adder(전가산기) : 실제 이진수의 가산은 두 개의 이진수와 낮은 자리에서 발생한 올림수도 가산해야 하므로 반가산기만으로는 연산기능을 구현하기에 부족하다. 전가산기는 두 개의 이진수와 낮은 자리에서 발생한 올림수까지 고려하여 입력 세개의 합과 올림수를 구하는 논리회로이다

3) 4-bit adder/subtracter
여러 비트의 덧셈이 가능한 adder는 1 bit adder를 연결하여 구현될 수 있다. 가장 낮은 자리는 올림수가 없기 때문에 반가산기를 사용하고 다음 자리부터 전가산기를 연결하는 형태이다. 감산이 가능하도록 논리회로를 구성하기 위해서는 음수에 대한 표현을 고려해야 한다. 이를 위해 2의 보수를 사용한다.

참고자료

· 없음