quartus를 이용하여 반가산기, 전가산기 시뮬레이션

소개글

반가산기(half adder)
전가산기(full adder)를 쿼터스(quartus)를 이용하여 구현하였습니다
코딩과 결과가 나옵니다.

목차

1. 반가산기(half adder)
(1)진리표
(2)소스코드
① gate수준(논리식)의 표현
② if문 이용
③ case문 이용
(3)quartus를 이용한 시뮬레이션 결과 파형

2.전가산기(full adder)
(1)진리표
(2)소스코드
① gate수준(논리식)의 표현
② if문 이용
③ case문 이용
(3)quartus를 이용한 시뮬레이션 결과 파형

본문내용

① gate수준(논리식)의 표현

library ieee;
use ieee.std_logic_1164.all;

entity half_adder is
port( --입출력 정의
x : in STD_logic;
y : in std_logic;
c : out std_logic;
s : out std_logic
);
end half_adder;

architecture half of half_adder is
begin
c <=x and y; --Carry와 Sum을 이용하여 HA(half_adder)를 구현
s <=x xor y;
end half;





② if문 이용

library ieee;
use ieee.std_logic_1164.all;

entity half_adder is
port( x, y : in std_logic;
c, s : out std_logic );
end half_adder;

architecture sample of half_adder is
begin
p1 : process(x, y) --병렬처리의 형태로 입력값 x, y에 대해 x와 y가 모두 1일때만
begin --C(carry)는 1이고, 그 외에는 0을 나타낸다.
if (x=`1`) and (y=`1`) then
c<=`1`;
els

참고 자료

없음