자원 공유방법을 이용한 저면적 가변구조형 암호 칩 설계 (Design of Small-area Reconfigurable Crypto Chip usingResource Sharing Method)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 55권 / 3호 / 34 ~ 41페이지
· 저자명 : 정정훈, 최준림

초록

최근 보안 통신이 급속히 발전하고 있기 때문에 암호화 및 효과적인 시스템이 점차 중요해지고 있다. 본 논문에서는 공유 방법을 이용한 저면적의 암호화 칩을 제안한다. 제안된 암호 칩은 두 가지 이점을 제공하는데 빠른 처리 속도와 작은 회로 면적이다. 암호 프로세서의 면적을 줄이기 위해 입출력 Register와 Key-Register를 공유하였으며, AES와 ARIA의 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계하였다. 회로 합성 결과 제안된 암호 알고리즘의 면적은 21%가 감소되었다. 여러 가지 알고리즘을 제공하는 어레이 프로세서 (ECC, AES, ARIA 및 HIGHT)를 설계하였으며 Virtex-5 FPGA로 구현하여 암호화 및 복호화 동작을 확인하였다. 또한 제안된 암호 칩은 0.18μm CMOS 기술을 이용하여 구현되었다. 제안된 ECC, AES, ARIA 및 HIGHT의 암호화 어레이 프로세서는 각각 40Kbps, 1,085Mbps, 746Mbps 및 175Mbps이며 암호화 알고리즘의 재구성이 가능한 유연성과 하드웨어 성능을 보여준다.

영어초록

Since the secure communication is growing rapidly, encryption and highly effective system bandwidth is becoming more and more important. A fast and small area architecture for the cryptographic chip is proposed in this paper. The proposed architecture providing two benefits: those are high speed of operation and occupied less area. In order to reduce the area of the cryptographic processor, I/O and Key Register were shared. It is designed to share of the replacement layer and the spreading layer of AES and ARIA. As a result of the circuit synthesis, the area of the proposed cryptographic algorithm is reduced by 21%. We designed an array processor-based Small-area encryption chip (ECC, AES, ARIA and HIGHT) that is used to select algorithms. Also, the array processor was implemented Virtex-5 FPGA and confirmed the encryption and decryption operation and implemented using 0.18μm CMOS technology. Cryptography Array Processor of ECC, AES, ARIA, and HIGHT indicates high performance at 40Kbps, 1,085 Mbps, 746 Mbps and 175 Mbps respectively. The proposed design of crypto chip shows the reconfigurable flexibility of the encryption algorithm and high hardware performance.

참고자료

· 없음