Floating Gate FET를 위한 수직 전계 효과 트랜지스터의 집적 공정 개발 및 특성 분석 (Process Integration of Vertical Field Effect Transistors for Floating Gate FET)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 60권 / 5호 / 10 ~ 16페이지
· 저자명 : 정인우, 백승재

초록

본 논문에서는 플로팅 게이트 전계 효과 트랜지스터(FGFET: Floating Gate Field Effect Transistor)를 구성하는 수직 전계 효과 트랜지스터(VFET: Vertical Field Effect Transistor)의 집적 과정과 분석을 진행하였다. VFET의 집적 과정에서 초박막 비정질 실리콘 채널 및 소스/드레인과 채널 사이에 얇은 터널 장벽을 이용하였다. 본 연구에서 제조된 VFET은 높은 수치의 문턱 전압과 subthreshold swing (SS), 낮은 수치의 on/off ratio를 보인다. 이에 대한 원인은 터널 장벽의 기생 커패시턴스와 균일하게 증착되지 않은 터널 장벽의 계면 및 다결정 실리콘 채널의 계면과 grain boundary에 전하 트랩이 존재하기 때문이다.

영어초록

This paper deals with the integration process and characterization of vertical field effect transistor (VFET) that constitutes floating gate field effect transistor (FGFET). In the process of integrating VFET, an ultrathin amorphous Si channel is proposed and a thin tunnel barrier between source/drain and the channel is proposed. The VFET manufactured in this study shows high threshold voltage, subthreshold swing (SS), and low on/off ratio. The reason for this is the parasitic capacitance of the tunnel barrier. In addition, the interface of the tunnel barrier that was not uniformly deposited, the grain boundary and the interface of the polycrystalline silicon channel were also affected by the charge trapping.

참고자료

· 없음