FPGA 장치 기반의 비동기식 FIFO 구조 설계 및 성능 평가 (FPGA based Asynchronous FIFO Designs and Its Performance Analysis)

서지정보

· 발행기관 : 한국정보기술학회
· 수록지 정보 : 한국정보기술학회논문지 / 9권 / 6호 / 47 ~ 55페이지
· 저자명 : 이승준, 고영웅, 이정근

초록

최근 nanometer 급의 반도체 공정 하에서 발생하는 공정변이(Process Variation)로 인하여 회로의 신뢰성 유지가 중요한 문제로 인식되고 있으며, 신뢰성 유지를 위한 설계 기법으로 비동기 회로 설계 기법이 유망한 기술 중 하나로 연구되고 있다. 비동기 회로는 전역 클럭을 사용하지 않는 회로로써, 기존 클럭 기반 설계를 지원하는 FPGA 장치에서의 비동기 회로 설계 구현은 어려운 문제이다. 최근 FPGA 장치가 시제품 생산 및 테스트에 사용되는 과거와 달리 현재 제품 생산에 많이 사용되고, 미세 공정기술이 FPGA에 사용됨에 따라, FPGA 상에서도 공정변이에 강한 비동기 회로의 장점을 효과적으로 구현하기 위한 연구가 요구된다. 본 논문에서는 배선 및 배치를 고려한 비동기식 마이크로파이프라인 FIFO를 65nm 공정을 사용하는 Xilinx Virtex 5 FPGA에서 설계하였으며, 시뮬레이션 시 최악의 동작 조건하에서 456MHz의 동작속도를 측정할 수 있었다.

영어초록

Recently, process variation has been considered a main reason for reliability problem of VLSI Chips. To solve the problem, an asynchronous circuit has been studied as a promising design technology providing robustness to circuits. Conventional asynchronous circuits have been designed mainly on full-custom or semi-custom design flows. However FPGA devices gets much attention as they support "reconfigurable computing" with low-cost and high performance. In consequence, the study of asynchronous circuit on the FPGA is impending to meet the requirements. In this paper, we proposed P&R-aware high-performance asynchronous design methodology on an FPGA to meet the technical needs. A micropipeline using 4-phase handshake protocol is designed and implemented on 65nm Xilinx Virtex 5 FPGA device to verify the feasibility of high-performance asynchronous circuit. The throughput of 456MHz at worst case was observed in the experimental results.

참고자료

· 없음