소프트 에러 발생 시 자동 복구하는이중 코어 지연 락스텝 프로세서의 설계 (Design of a Delayed Dual-Core Lock-Step Processor with Automatic Recovery in Soft Errors)

서지정보

· 발행기관 : 한국전기전자학회
· 수록지 정보 : 전기전자학회논문지 / 27권 / 4호 / 683 ~ 686페이지
· 저자명 : 김주호, 양성현, 이성수

초록

본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 ‘BX LR’ 명령어를 수행하여 해당 분기 시점으로 자동복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

영어초록

In this paper, we designed a Delayed Dual Core Lock-Step (D-DCLS) processor where two cores operate sameinstructions with delay and the result is compared to mitigate soft errors and common mode failures in automotiveelectronic systems. Because D-DCLS does not know which core an error occurred in, each core must be recoveredto the point before the error occurred, but complex hardware modifications are required to return all intermediatevalues on the pipeline stage. In this paper, in order for easy hardware implementation, all register values are savedto a buffer whenever a branch instruction is executed. When an error is detected, the saved register values areautomatically restored, and then ‘BX LR’ instruction is executed to return to the last branch point. The proposedD-DCLS processor was designed using Verilog HDL and was confirmed to continue normal operation afterautomatically recovering error

참고자료

· 없음