논리설계 및 실험 13 레포트 (베릴로그 HDL 4)

소개

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목차

1. 실험 목적
2. 관련 이론
3. 실험 결과

본문내용

Chapter 1. 실험 목적
- 클락 분주(Clock Divider)와 지금까지 배운 verilog 기초 지식들을 바탕으로 초시계를 만들어 보자

Chapter 2. 관련 이론
1. 실험 내용 및 Verilog HDL 코드
-> 4개의 코드를 위와 같이 구성할 것이다. (Top-module은 seg_test로 설정)
① seg_dec 코드
-> input 4bit, output 4bit
-> 4bit 이진수 인풋에 따른 각 케이스가 7 segment에 어떻게 적용 되게 할 것인지 할당
ex) 4’b0001 : seg_out_tmp <= 8’b0110000
인풋이 이진수 1일때 아웃풋은 7segments에서 아라비아 숫자 1을 표기하기 위해서는 B,C에 표기 되어야 하기 때문에 2번째, 3번째 만 1을 입력하면 된다.
인풋이 2일 경우에는 아웃풋에 A,B,G,E,D LED에 불빛이 들어와야 하기 때문에 1,2,4,5,7 번째 만 1을 입력하면 된다.

참고자료

· 없음