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디지털 논리회로 실험 및 설계 4주차 예비보고서2025.04.281. 멀티플렉서와 부호기(encoder)의 차이 부호기는 4개의 입력값 중에 1이 단 1개만 있어야하는 반면에 멀티플렉서는 1의 입력 개수의 제한이 없다. 부호기는 출력값이 입력값()에 대한 그 비트값()이지만, 멀티플렉서는 그 비트값()의 입력값()이 출력값()이다. 2. 4-to-1 Multiplexer 74153, 2-to-1 Multiplexer 74157, 1-of-4 Decocder 74139, 3-INPUT AND 게이트 7411의 datasheet 4-to-1 Multiplexer 74153은 16번pin에는 VCC를...2025.04.28
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디지털통신시스템설계실습11주차2025.05.091. OFDM 신호 송수신 시뮬레이션 이번 과제를 통해 OFDM 신호의 송수신을 시뮬레이션 해볼 수 있었습니다. 변조 방식은 BPSK를 이용했고, 실습에서 이용했던 코드를 기반으로 과제를 진행했습니다. 변조된 신호는 OFDM 변조에 해당하는 IFFF 함수를 사용하여 시간 도메인으로 변환하여 이후 각 심볼에 부반송파를 곱하고 결합하여 OFDM 신호를 전송하는 과정을 볼 수 있었습니다. 복조를 위해 수신된 OFDM 신호는 먼저 FFT 함수를 이용해 부반송파로 나누어 주파수 영역 표현을 얻었습니다. 그 다음 복조된 신호를 qamdemod...2025.05.09
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이동통신, 네트워크 용어집2025.04.291. 통신 기술 용어 본 자료는 시분할(Time division), CDMA (code division multiple access), W-CDMA (wideband code division multiple access), TDMA (Time Division Multiple Access), FDMA (frequency division multiplexing), GSM (Global System for Mobile communication), IMT (International Mobile Telecommunication), Walsh...2025.04.29
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[논리회로설계실험] Mux, Demux (dataflow/gatelevel modeling) (성균관대)2025.01.211. MUX MUX는 멀티플렉서라고도 하며 다수의 정보 장치를 소수의 채널이나 선을 통하여 전송하는 것을 의미한다. MUX는 여러 입력선 중에서 하나를 선택하여 출력선에 연결하는 '조합 논리 회로'로 선택선의 값에 따라 한 입력선을 선택한다. 일반적으로 입력선이 n개 있을 때 선택선은 log2n개가 필요하다. 2. DEMUX DEMUX는 디멀티플렉서라고도 하며 하나의 입력선을 여러 개의 출력선 중 하나에 연결하는 '조합 논리 회로'이다. 선택선의 값에 따라 하나의 출력선이 활성화되고 나머지 출력선은 비활성화된다. 일반적으로 출력선이...2025.01.21
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홍익대학교 디지털논리실험및설계 4주차 예비보고서 A+2025.05.041. 멀티플렉서와 부호기(encoder)의 차이 부호기는 사람이 이해할 수 있는 형태의 비트 조합들을 입력으로 주고 그것을 어떤 특정 비트 조합들과 각각 mapping 시켜서 부호화하는 것이고, 멀티플렉서는 데이터 선택기라고도 불리는데 여러 디지털 입력 데이터 중에서 어떤 데이터를 출력할 것인지 데이터 선택 입력의 조합을 통해서 선택할 수 있습니다. 2. IC 동작을 위한 Vcc와 GND 연결 및 Active LOW/HIGH 확인 각각의 IC를 동작하게 하기 위해서 Vcc와 GND를 몇 번 pin에 연결해야 하는지 확인해야 하고, ...2025.05.04
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Multiplexer 가산-감산 예비보고서(고찰포함)A+2025.01.131. 멀티플렉서 멀티플렉서는 N개의 입력 데이터에서 1개의 입력만을 선택하여 단일 channel로 전송하는 것을 말하고, demultiplexer은 이와 반대의 동작을 한다. 멀티플렉서의 논리식은 Y=A⨁B = ĀB+AḆ로 디코더와 유사하다. 멀티플렉서는 데이터통신 시스템에서 특정의 데이터를 선정하기 위하여 사용할 수도 있으며 다수의 RAM이나 ROM을 이용하여 논리회로의 합성도 가능하다. 2. 전가산기 전가산기는 컴퓨터 내에서 2진 숫자(비트)를 덧셈하기 위한 논리 회로의 일종이다. 전가산기는 3개의 디지털 입력(비트)을 받고, ...2025.01.13
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디지털통신시스템설계 프로젝트 과제2025.05.101. BPSK 및 QPSK 변조 및 복조 첫 번째 프로젝트에서는 BPSK 또는 QPSK로 변조된 이미지 데이터를 복조하고 채널의 SNR(Eb/No)을 계산하는 과제였습니다. BPSK 복조는 실수부의 부호만 판단하여 1, 0으로 매칭하였고, QPSK 복조는 실수부와 허수부를 각각 판단하여 다시 합친 후 전치하였습니다. 복원된 이미지를 확인한 결과 BPSK 복조에서 이미지가 제대로 출력되었고, QPSK 복조는 제대로 출력되지 않아 project_1 파일은 BPSK로 변조된 이미지라는 것을 알 수 있었습니다. 채널의 SNR은 원본 이미지...2025.05.10
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PCR을 통한 gene structure 분석2025.05.011. EtOH Precipitation DNA는 전하를 띄는 인산골격을 가지고 있어서 극성이다. 물도 극성이므로 물에 잘 녹는다. DNA를 뭉치게 하려면 물과 DNA간 결합을 약화시켜야 한다. Ethanol은 물보다 훨씬 덜 극성이다. 따라서 ethanol을 첨가하면 DNA의 인산기와 다른 양이온간의 결합이 강해지면서 DNA 침전을 형성한다. 이 과정을 위해선 적절한 양의 양이온이 필요하다. 너무 많으면 DNA와 같이 침전되고 너무 적으면 침전되지 못한 DNA가 생긴다. 이 실험에선 3M sodium acetate를 final 0....2025.05.01
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디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
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디지털시스템설계실습_HW_WEEK62025.05.091. 4-to-1 MUX 이번 실습에서는 4-to-1 MUX를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. if-else 문과 case 문을 사용하여 MUX를 구현했으며, 시뮬레이션 결과를 통해 입력 신호 s0, s1에 따라 출력 i0, i1, i2, i3가 정상적으로 동작하는 것을 확인할 수 있었습니다. 2. 4-bit 시프트 레지스터 4-bit 시프트 레지스터를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. non-blocking 할당을 사용하여 클록 신호에 맞춰 입력 sin 값이...2025.05.09
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