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디지털시스템설계실습_HW_WEEK102025.05.091. FSM Detector 이번 과제를 통해 FSM Detector를 구현해보는 시간이었습니다. Testbench에서 1101 sequency를 포함하는 input x '011011011110111' sequency를 생성하여 그 결과를 확인했습니다. FSM 모듈은 위의 input을 감지하고 그에 따라 1을 출력하는 것을 알 수 있었습니다. 그리고 이 과정을 분석하면서 Detector의 원리도 이해할 수 있었습니다. 2. Verilog Code 과제에서는 FSM_Detector 모듈을 Verilog로 구현하고, Test Bench...2025.05.09
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Moore & Mealy Machine 전자회로실험 레포트2025.12.141. FPGA 보드 FPGA 보드는 범용 반도체(ASSP)와 주문형 반도체(ASIC)의 중간 성격을 가진 로직 반도체로, 사용자가 직접 설계할 수 있도록 만들어져 있다. 프로그래밍 소프트웨어를 제공하여 용도에 맞게 활용 가능하다. 장점은 로직을 반복적으로 이식할 수 있고 업데이트가 가능하다는 점이며, 단점은 고비용과 사이즈 문제가 있다. 2. 베릴로그(Verilog) IEEE 1364로 표준화된 베릴로그는 전자 회로 및 시스템 설계에 사용되는 하드웨어 기술 언어이다. C 언어와 유사한 문법을 가지고 있으나, Begin과 End를 사...2025.12.14
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논리회로설계실험 10주차 up down counter설계2025.05.151. Moore machine Moore machine의 가장 큰 특징은 output이 current state에 의해서만 결정된다는 것이다. 이러한 특징을 이용하여 3-bit up-down counter를 Moore machine-style diagram으로 그려보았다. 오른쪽의 diagram과 같이 current state에 의해서만 output이 결정되는 Moore machine-style diagram이 그려진다. Input으로 reset, mode가 필요하며, output으로는 next_state가 필요하다. S0부터 S7...2025.05.15
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FPGA Board를 이용한 FSM 회로의 구현2025.12.201. JK 플립플롭 JK 플립플롭은 RS래치의 금지된 입력(RS='11')을 토글 기능으로 변환하여 동작하는 플립플롭이다. RS 플립플롭에 토글 기능을 결합한 형태로, 입력 JK가 00, 01, 10일 때는 RS 플립플롭과 동일하게 작동하며, JK=11일 때 출력 Q가 반전된다. 이는 디지털 회로 설계에서 상태 저장 및 제어 기능을 수행하는 기본 소자이다. 2. 카운터(Counter) 카운터는 특정 이벤트 발생 횟수를 저장하고 클럭 신호와 연동하여 작동하는 순차 회로이다. 업 카운터는 클럭의 상승 에지마다 개수가 증가하며, 임의의 ...2025.12.20
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유한상태머신 기반 신호등 설계 및 구현2025.12.121. Finite State Machine (FSM) FSM은 유한한 개수의 구분되는 상태를 가지는 시스템으로, 한 번에 하나의 상태만 가질 수 있으며 상태 전환은 순식간에 이루어진다. 현재 상태와 입력에 따라 다음 상태가 결정되는 구조이며, 상태 간의 전환을 전이(transition)라고 부른다. State diagram을 통해 시각적으로 표현되며, 상태를 나타내는 원과 상태 전환 경로를 보여주는 선으로 구성된다. 2. Mealy Machine과 Moore Machine Mealy Machine은 입력과 현재 상태에 의해 출력이 ...2025.12.12
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Moore & Mealy Machine 유한상태기계 설계 및 검증2025.12.201. 유한상태기계(FSM) FSM(Finite State Machine)은 디지털 설계의 핵심 개념으로, 입력 값과 기계의 현재 상태에 따라 서로 다른 고유 상태와 그 사이의 전이를 저장한다. FSM은 무어 머신과 멜리 머신의 두 가지 유형으로 구성되며, 상태 변수와 입력에 따라 출력이 결정되는 방식이 다르다. 디지털 시스템 설계에서 광범위하게 활용되는 기본 모델이다. 2. 무어 머신(Moore Machine) 무어 머신은 현재의 출력 값이 현재 상태에 의해서만 결정되는 유한 상태 기계이다. 입력은 다음 상태에 영향을 미치지만, 현...2025.12.20
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반도체 장치 및 설계 - 112025.05.101. PLA (Programmable Logic Array) PLA(Programmable Logic Array)의 레이아웃, 동작 원리, 구조에 대해 설명합니다. PLA 구현 절차로는 SOP(Sum of Products) 형태로 준비하고, 최소 SOP 형태로 줄이며, AND 매트릭스의 입력 연결과 OR 매트릭스의 입력 연결, 그리고 반전 매트릭스의 연결을 결정한 후 PLA를 프로그래밍하는 것을 설명합니다. 2. 유한 상태 기계 (Finite State Machine) 유한 상태 기계의 두 가지 유형인 Moore 상태 기계와 Mea...2025.05.10
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디지털시스템설계 이론과제22025.05.091. 디지털 시스템 설계 이 과제는 디지털 시스템 설계에 대한 내용을 다루고 있습니다. 과제에서는 0부터 999까지 카운트하는 카운터 모듈과 11011 패턴을 검출하는 유한상태기계(FSM) 모듈을 설계하고 검증하는 내용이 포함되어 있습니다. 카운터 모듈은 동기화된 리셋 입력을 가지며, 999에서 다음 값으로 넘어갈 때 0으로 초기화됩니다. FSM 모듈은 중첩된 패턴 검출을 허용하는 Mealy 모델로 설계되었습니다. 과제를 통해 디지털 시스템 설계 및 검증 기법을 익힐 수 있습니다. 1. 디지털 시스템 설계 디지털 시스템 설계는 현대...2025.05.09
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디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
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서강대학교 디지털논리회로실험 7주차 - Counter와 State Machine 설계2025.01.201. Counter Counter는 일정한 주기를 가지고 0과 1의 신호를 반복하는 Clock 신호에 따라 0부터 n까지, 혹은 n부터 0까지 숫자 병렬 Counter로 나눌 수 있다. 비동기 Counter는 Counter를 구성하는 FF들이 Clock 입력을 공유하지 않고, 첫 번째 FF를 제외한 모든 FF가 이전 FF의 출력을 Clock 신호로 받게 된다. 동기 Counter는 Counter를 구성하는 FF들이 Clock 입력을 동일한 하나의 신호로 받는다. 2. State Machine State machine은 n개의 fli...2025.01.20