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Transistor pairing

REPORT4. Cascode Amplifier과 목:교수:소 속:학 번:이 름:제출일:§ 실험목적? CC-CE, CC-CB, Darlington 증폭기의 증폭 이득 및 주파수 응답 특성을 시뮬레이션 및 실험을통해 확인한다.? Transistor pairing 구조에 따른 특성을 비교한다.§ 실험부품 및 사용기기? 0-15V 직류전원공급장치? 브레드보드? 오실로스코프? 신호발생기? 저항 : 220Ω, 1kΩ(2), 3.3kΩ, 3.6kΩ, 3.9kΩ, 4.3kΩ(2), 4.7kΩ, 10kΩ(2), 47kΩ, 100kΩ(2)? 캐패시터 : 1uF(2), 47uF, 100uF(2)? BJT Q2N3904§ 이론요약(1) CC-CE 구조1. 공통-콜렉터와 공통-이미터 회로를 그림 5-1에서 보인 것처럼 종속으로 접속하여 사용하면, 넓은 대역폭과 이득을 얻을 수 있다.2. Q1의 콜렉터가 신호 접지에 있기 때문에, 전원 저항과 입력 캐패시턴스의 상호 작용에 의해 야기되는 극점은 높은 주파수에 위치하게 된다.3. 전압 이득은 공통-이미터 트랜지스터 Q2에 의해서 제공되며, 이 트랜지스터는 Miller 효과의 영향을 받는다. 그러나 총 유효 캐패시턴스와 등가저항은 이미터 follower Q1의 낮은 출력 저항으로 인해 작아진다.(2) Darlington 구조1. 공통-콜렉터와 공통-이미터의 구성을 그림 5-2에서 보인 것처럼 연결하는 것을 Darlington 구조라고 한다.2. 이 구성은 β?β1β2를 가지는 단일 트랜지스터와 등가이다.(3) CC-CB 구조1. 그림 5-3은 공통-콜렉터와 공통-베이스의 결합구조를 보여준다.2. Q1은 콜렉터 저항이 없기 때문에, Miller 효과에 의한 Cu1의 중대는 일어나지 않는다. 또한, Cu2의 한쪽 단자가 접지되어 있기 때문에, Q2도 Miller 효과의 영향을 받지 않는다. 따라서 이러한 구성은 확장된 주파수 응답을 가진다.§ 예비보고 사항(1) CC-CE 증폭기 회로 구성 및 시뮬레이션1. 그림 5-4의 CC-Ce 증폭기 회로를 PSPICE로 구성한다.2. 주파수를 10Hz에서 50MHz의 범위로 AC sweep을 하여 gain=Vout/Vin의 주파수 응답 특성을 구한다.(2) Darlington 증폭기 회로 구성 및 시뮬레이션1. 그림 5-5의 Darlington 증폭기 회로를 PSPICE로 구성한다.2. 출력 전압 증폭과 전류 증폭을 구한다.3. 그림 5-6의 공통 이미터 증폭기의 회로를 PSPICE로 구성한다.4. 출력 전압 증폭과 전류 증폭을 구한다.5. Darlington 증폭기 회로와 공통 이미터 증폭기의 이득을 비교한다.(3) CC-CB 증폭기 회로 구성 및 시뮬레이션1. 그림 5-7의 CC-CB 증폭기 회로를 PSPICE로 구성한다.2. 주파수를 10Hz에서 50MHz의 범위로 AC sweep을 하여 gain=Vout/Vin의 주파수 응답 특성을 구한다.3. Casecode 증폭기, CC-CE 증폭기, 그리고 CC-CB 증폭기의 이득 및 대역폭을 비교한다.이론 보충Darlington 증폭회로2개의 트랜지스터를 2단 접속하여 전압증폭도가 매우 큰 하나의 트랜지스터로서 동작시키게 하는 회로이다. 트랜지스터 1개를 사용해서는 원하는 증폭률을 얻을 수 없을 경우에도 사용된다. 달링톤 접속을 이용하면 실질적으로는 매우 큰 전압증폭도의 값을 가진 트랜지스터가 얻어지게 되어, 예를 들어 큰 부하 전류가 흐르는 경우에는 입력 전류를 매우 적은 값으로 할 수 있으므로 문제가 없는 전력 제어 회로를 만들 수 있게 된다.원리는 첫 번째 트랜지스터의 출력측을 두 번째 트랜지스터의 입력단에 연결시키는 것이다. 그러면 두 단계에 걸쳐 증폭이 되므로 큰 증폭률을 얻을 수 있다. 시중에는 아예 2개의 트랜지스터를 달링톤 접속해 놓고 하나의 패키지로 만들어서 달링톤 트랜지스터라는 이름으로 나와있는 소자들도 있다. 회로의 특성을 알아보기로 하자.?전류이득이 각각의 TR의 전류이득을 곱한 값과 같은 단일증폭기로 동작.?전체 전류이득∴ 복합 TR의 전류이득? Darlington TR회로는 보통 수천배에 이르는 아주 큰 전류이득을 갖는다.Darlington 회로의 직류 bias? KVL 적용∴Darlington Emitter Follower Circuit의 교류등가회로※ 교류 입력 임피던스∴,⇒∴(12.13) → (12.14) 에 대입하여 정리하면∴∴∴캐스코드 회로 (Cascode Circuit): 한 TR위에 다른 TR를 직렬로 연결.: CE에 CB 연결: CB 증폭단 → 낮은 입력임피던스를 크게 개선한다: CE 증폭단 → Miller효과에 의한 입력 커패시턴스가 최소가 되어 CE증폭단의 이득을 충분히 적게 하면 CB 증폭단이 고주파 영역에서 좋은 성능을 가진다.§ 실험순서(1) CC-CE 증폭기 실험1. 그림 5-4처럼 회로를 구성하고, 입력 신호에 따라 1kHz, 200mVp-p 정현파 신호발생기를 연결한다. 입력 및 출력의 크기와 위상 변화를 측정하고 midband gain을 계산하여 표 5-1에 기록한다.2. 시뮬레이션 결과를 바탕으로 주파수를 변화시켜 가면서 이득이 3dB 떨어지는 주파수(midband gain 크기의 1/이 되는 주파수)를 구하여 표 5-1에 기록한다.(2) Darlington 증폭기 실험1. 그림 5-5처럼 회로를 구성하고, 입력 신호에 1kHz, 200mVp-p 정현파 신호발생기를 연결한다. 입력 및 출력의 크기를 측정하고 이득을 계산하여 표 5-2에 기록한다.2. 그림 5-6처럼 회로를 구성하고, 입력 신호에 1kHz, 200mVp-p 정현파 신호발생기를 연결한다. 입력 및 출력의 크기를 측정하고 이득을 계산하여 표 5-2에 기록한다.3. Darlington 증폭기와 공통 이미터 증폭기의 측정된 값과 비교하여 비교 결과를 표 5-2에 기록한다.

공학/기술| 2008.04.05| 5페이지| 1,500원| 조회(419)

전자회로, pspice, Transistor Pairing, Darlingto..

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Cascode Amplifier

REPORT4. Cascode Amplifier과 목:교수:소 속:학 번:이 름:제출일:§ 실험목적? Cascode 증폭기 회로의 기본적인 동작을 이해한다.? Cascode 증폭기 회로의 시뮬려이션과 실험값을 비교한다.§ 실험부품 및 사용기기1 0-15V 직류 전원공급장치 1 신호발생기1 브레드 보드 7 저항 8.2KΩ, 6.2KΩ, 3.9KΩ(3),3.3KΩ, 18KΩ4 캐패시터 1uF(2), 10uF(2)1 오실로스코프2 BJT Q2N3904§ 이론요약1. CE 증폭기와 비교하여 비슷한 이득과 더 넓은 대역폭을 가지는 증폭기 중에서 그림 4-1에서 보이는 회로를 cascode 증폭기라 한다. 이 회로는 CE 증폭기와 CB 증폭기를 연결하여 CE 증폭기의 이득과 CB 증폭기의 대역폭을 가진다. Cascode 증폭기 회로2. 중간 주파수 이득은,,,를 short로 하고,를 open하고 보면의 베이스가 공통 접지이므로은 식 (1)과 같고콜렉터에 흐르는 전류는콜렉터 전류와 같아 전체 이득은 식 (2)과 같아진다. 따라서 CE 증폭기와 같은 이득임을 쉽게 알 수 있다.,,(1),(2)3. 낮은 주파수 응답 특성은,,,에 의해 결정되며, 각 캐패시터의 capacitance와 등가저항의 곱의 역수를 합한 것이다. Cascode 증폭기의 낮은 주파수 응답 특성은 CE 증폭기와 같은 특성을 보인다.4. 높은 주파수 응답 특성은,에 있는,에 의해 결정되는데 그림 4-2와 같은 형태가 된다. 그림 4-2는 그림 4-1에서,,,를 높은 주파수 응답 특성 해석을 위해서 short시킨 회로이다. 우선에 있는,는 베이스가 접지이므로 A, B와 같이 자리만 옮길 수 있고에 있는는 베이스-이미터와 콜렉터-이미터 양단에 전압비가 -1이므로 D와 같이 두 배의 캐패시턴스로 나누어진다. 이 값은 CE 증폭기에서 k배로 커지는 것보다 작기 때문에, cascode 증폭기는 더 높은 주파수에서 이득은 줄고 대역폭은 넓어지게 된다. Cascode 증폭기 회로의 소신호에서의 Miller이론 적용 회로§ 예비보고 사항(1) 공통 이미터 증폭기 회로 구성 및 시뮬레이션1. 그림 4-3의 공통 이미터 증폭기 회로를 PSPICE로 구성한다. 공통 이미터 증폭기 회로도2. 주파수를 10㎐에서 2M㎐의 범위로 AC sweep을 하여 gain=의주파수 응답 특성을 구한다.(2) Cascode 증폭기 회로 구성 및 시뮬레이션1. 그림 4-4의 cascode 증폭기 회로를 PSPICE로 구성한다. cascode 증폭기 회로도2. 주파수를 10㎐에서 50M㎐의 범위로 AC sweep을 하여gain =의 주파수 응답 특성을 구한다.3. 공통 이미터 증폭기와 cascode 증폭기의 시뮬레이션 결과를 비교한다.이론 보충Cascode Amplifier-Output Impedance와 Gain을 증가시킬 수 있음.-Miller Capacitance의 영향이 감소함.-Frequency Response는 Output Impedance의 증가로 악화됨.§ 실험순서1. 그림 4-3처럼 회로를 구성한다.2. 공통 이미터 증폭기의 시뮬레이션 결과를 토대로 3dB 대역폭 내의 주파수를 선택하여 신호를 입력한 후, 표 4-1에 입력 및 출력 파형의를 측정하여 기록한다. 또한 측정된 값을 이용하여 증폭 이득 값을 계산하여 표 4-1에 기록 한다.3. 공통 이미터 증폭기의 시뮬레이션 결과를 토대로 3dB 대역폭 외의 주파수를 선택하여 신호를 입력한 후, 표 4-1에 입력 및 출력 파형의를 측정하여 기록한다. 또한 측정된 값을 이용하여 증폭 이득 값을 계산하여 표 4-1에 기록 한다.(주파수 선택범위 : 공통 이미터 증폭기의 3dB 대역폭을 벗어난 주파수 ～ Cascode 증폭기의 3dB 대역폭 내의 주파수)4. 그림 4-4처럼 회로를 구성한다.

공학/기술| 2008.04.05| 8페이지| 1,000원| 조회(1,057)

전자회로, pspice, Cascode Amplifier

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MOS Common Source Amplifier

REPORT3. Frequency response MOS Common Source Amplifier with Active Load과 목:교수:소 속:학 번:이 름:제출일:§ 실험목적? 능동부하(Active Load)를 사용한 MOS 공통소스(Common source) 증폭기 회로의 증폭 이득 실험을 복습한다.? 증폭기의 고주파 응답을 확인한다.§ 실험부품 및 사용기기1 0-15V 직류 전원공급장치 1 신호발생기1 브레드 보드 2 저항 10MΩ, 10KΩ1 DMM 2 캐패시터 0.1uF1 오실로스코프1 MOS CD4007§ 이론요약(1) 주파수 응답1. AC 해석을 통한 주파수 응답은 주파수에 따른 출력의 크기를 나내는 크기 응답과 주파수에 대한 위상 변화를 나타내는 위상 응답으로 나누어 살펴볼 수 있으며, 이를 실제로 구하는 것은 상당한 계산이 요구되나 Bode plot 을 이용하여 대략적인 주파수 응답을 간단히 구할 수 있다. Bode plot을 사용하기 위해서는 먼저 회로의 입력에 대한 출력의 비율, 즉 전달 함수를 구하고, 전달 함수의 분모를 0으로 하는 근인 pole, 분자의 근인 zero를 구하여 다음과 같은 방법으로 주파수 응답을 구할 수 있다. 그림 3-1은 Bode plot의 방법을 사용하는 예를 보여준다.? 크기 응답- pole이 1개 존재할 때마다 -6 dB/octave(-20 dB/decade)로 감소- zero가 1개 존재할 때마다 6 dB/octave(20 dB/decade)로 증가? 위상 응답- pole 또는 positive zero가 1개 있을 때마다 pole, zero를 중심으로 -90° 감소- negative zero가 1개 있을 때마다 zero를 중심으로 90° 증가(2) GB와 unity gain frequency1. GB(gain bandwidth product)는 회로의 3 dB 차단(cut-off) 주파수와 DC 이득의 곱으로 다음과 같이 정의 된다.GB = A0?F3dB[Hz] = A0??w3dB[radian]여기에서 A0는 DC이득, f3dB는 3dB 주파수를 나타낸다.2. 이득이 1(0dB)이 되는 주파수를 unity-gain frequency, fT라 한다. 그림 3-2와 같이 fT보다 낮은 주파수에 pole이 1개만 존재하는 시스템의 경우에는 GB와 fT가 같음을 알 수 있다. 또한 주파수에 따른 크기 감소율이 -20dB/decade로 log-log scale에서 선형적으로 나타난다.§ 실험순서1. 그림 3-3처럼 회로를 구성한다.2. 입력 신호에 10kHz, 200mVp-p 정현파 신호발생기를 연결한다. 입력 및 출력의 Vp-p와 위상변화를 측정하고 midband gain을 계산하여 표 3-1에 기록한다.3. 주파수를 변화시켜 가면서 gain이 3dB 떨어지는 주파수 (midband gain의이 되는 주파수)를 구하고 그때의 Vp-p, 위상변화, 주파수를 표 3-2에 기록한다.4. 주파수를 변화시켜 가면서 gain이 0dB인 주파수(gain이 1인 주파수)를 구하고, 그때의 Vp-p, 위상변화 주파수를 표 3-3에 기록한다.5. 위의 측정값을 이용하여 Bode plot을 그린다.이론 보충(1) Common Source Amp[Miller effect]이 Amp는 gain은 크나 Miller cap에 의한 주파수 특성이 문제가 있다.이 common Source Amp는 위 그림에서 보여 진다.(2) Common Gate Amp왼쪽 그림에서 보여지는 것은 Common Gate Amp이다. 이 Amp에 대한 저항과 capacitor 그리고 Gain에 대한 값이 아래에 보인다.

공학/기술| 2008.04.04| 5페이지| 1,000원| 조회(640)

전자회로, pspice, 주파수응답. MOS Comm

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MOS Common Source Amplifier 평가A+최고예요

REPORT2. MOS Common Source Amplifier with Active Load과 목:교수:소 속:학 번:이 름:제출일:§ 실험목적? 능동부하(Active Load)를 사용한 MOS 공통소스(Common source) 증폭기 회로의 증폭 이득을 측정해본다.? 출력파형의 일그러짐에 대해 토론한다.§ 실험부품 및 사용기기1 0-15V 직류 전원공급장치 1 신호발생기1 브레드 보드 2 저항 10MΩ, 10KΩ1 DMM 2 캐패시터 0.1uF1 오실로스코프1 MOS CD4007§ 이론요약(1) 이상적인 DC 전류원 부하 공통 소스 증폭기1. 어떤 증폭기의 전압이득을 최대로 하기 위해서는 소신호 저항 값이 무한대인 이상적인 DC 전류원을 부하로 사용하면 된다. 이 경우의 전압이득을 그 증폭기의 고유 전압이득(intrinsic voltage gain)이라고 부른다.2. 공통소스 증폭기으 최대 전압이득인 고유 전압이득을 계산하기 위해 그림 2-1(a)와 같이 이상적인 DC 전류원을 부하로 가지는 회로를 고려한다. MOSFET이 포화 영역에서 동작할 때 저주파 소신호 등가회로 모델은 그림 2-1(b)와 같다.3. 이 등가회로로부터, 저주파 소신호 전압이득 Av를 계산하면 다음 식으로 표시된다.(2) 전류거울로 된 전류원 부하 공통 소스 증폭기1. 그림 2-2(a)는 PMOS 전류거울로 된 전류원을 부하로 사용하는 CMOS 공통소스 증폭기 회로이다. Q1, Q2가 둘 다 포화 영역에서 동작할 때 저주파 소신호 등가회로 모델은 그림 2-2(b)와 같다. 이 등가회로는 앞에서 나온 DC 전류원 부하 공통 소스 증폭기의 경우와 유사하며, 단지 Q2의 출력저항 개2가 Vo에 병렬로 추가된 점이 다르다.2. 이 등가회로로부터, 저주파 소신호 전압이득 Av를 계산하면 다음 식으로 표시된다.저항부하 대신 active load 사용Active load: current source 회로저항부하에 비해 장점: ① chip 면적을 줄임② 소신호 부하 저항 증가로 소신호 전압이득 증가CMOS 공통 소스 증폭기는 pMOSFET로 구성된 전류 거울을 nMOSFET 증폭 트랜지스터의 부하로 사용하며, 입력 신호는 게이트에 인가되고 출력 신호는 드레인으로 출력된다. 증폭 트랜지스터의 바이어스는 게이트에 인가하는 직류 전압원 VB와 전류 거울을 통해 드레인 전류를 공급하는 전류원 Iref로 이루어 진다.§ 실험순서1. 그림 2-3처럼 회로를 구성한다.2. 입력 신호에 10kHz, 200mVp-p 정현파 신호발생기를 연결한다. 또한 오실로스코프의 CH2 단자를 증폭기의 출력 단에 연결한다.3. 오실로스코프의 CH1 단자를 증폭기으 신호 입력 단에 연결하여 표 2-1에 입력 및 출력 파형의 Vp-p 및 위상 변화를 측정하여 기록한다. 그리고 신호를 증폭하는 소자의 VGS, VDS, ID 값을 측정하여 기록한다.

공학/기술| 2008.04.04| 6페이지| 1,000원| 조회(1,414)

피스파이스, 전자회로, Active load, MOS Common Source..

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MOS Current Mirror

REPORT1. MOS Current Mirror과 목:교수:소 속:학 번:이 름:제출일:§ 실험목적? MOS 전류거울(Current Mirror)의 기본 동작을 확인한다.? 저항 R에 의해 IREF 전류를 변화 시킬 수 있음을 확인한다.? 소자들의 (W/L) 비를 조절함으로써 전류거울의 IO 값을 조절할 수 있음을 확인한다.§ 실험부품 및 사용기기1 0-15V 직류 전원공급장치 1 저항 100KΩ1 브레드 보드 1 가변저항 500KΩ1 DMM 2 MOS CD4007§ 이론요약1. 아날로그 회로에서는, 안정되고 예측 가능한 직류 기준 전류가 회로의 한 곳에서 생성되며, 이 기준 전류에 비례하는 직류 전류들이 다시 회로의 여러 곳에서 생성되어 회로에 있는 여러 트랜지스터들을 바이어스 시킨다. 이와 같은 회로를 전류거울 이라고 부르며 그것의 가장 간단한 형태를 1-1에 나타내었다.2. 전류거울은 문턱 전압 Vt는 같지만 W/l비는 서로 다를 수 있는 두 개의 enhancement mode MOS Q1과 Q2로 구성된다. 트랜지스터 Q1은 포화 영역에서 동작하며 기준 전류 IREF로 구동된다. 출력 전류 IO는 Q2의 드레인에서 취해진다. 이 때, Q2는 반드시 포화 영역에서 동작해야 한다. 그리고 Q1에 대해 다음과 같은 식을 쓸 수 있다.IREF = K1(VGS-Vt)23. Q2와 Q1이 병렬로 접속되어 있으므로, 이들은 똑같은 VGS 값을 가질 것이다. 따라서, IO는 다음과 같이 표현 된다.IO = K2(VGS - Vt)2위의 두 식을 결합시키면, 다음 식이 얻어진다.IO = IREF(K2/K1)K1과 K2를 소자들의 W/L 비로 나타내면,IO =가 얻어질 것이다.4. 이상적인 경우에는, IO가 IREF의 배수가 될 것이며, 배수의 값은 소자의 기하학적인 형태에 의해서 결정될 것이다.5. 그림 1-2는 간단한 MOS 전류거울 회로를 나타낸다. 이 회로는, 전류거울 회로에 저항 하나가 첨가된 형태를 취하고 있다. 전류거울의 입력 기준 전류 IREF는 전력 공급기 VDD와 전류거울 사이에 접속되어 있는 저항 R에 의해서 결정된다.IREF controlled by R onlyVGS is self-controlledIO = IREF: current can be repeated" current mirrorVo determined by the load간단한 current mirror 회로: a DC voltage, determined byandonlyCascode current mirror 회로,: DC voltages determined byand⇒,: DC voltages=+-(close to DC voltage)Wilson current sourceVo증가 → Io증가 → Vg1증가 → M3의 동작으로 Vg2 감소→ Io 감소즉 Vo가 증가하여도 Io는 별로 증가하지 않는다.⇒즉, negative feedback 동작에 의해 Ro 가 증가한다.입력을 IREF, 출력을 IO 라고 할 경우,위 회로는 shunt-series feedback형태이다.IF M1 = M2 : Feedback factor위 회로의 단점은=+>이고 current gain이 1보다 조금 작다. 또 active load로 사용할 경우 distortion 발생한다.§ 실험순서1. 그림 1-3처럼 회로를 구성한다.2. 저항 R의 값을 변화시켜 가면서 DMM으로 IREF와 IO 값을 측정하여 표 1-1에 기록한다.-R의 값 : start value = 50k, end value = 200k, increment = 50k3, 전류거울의 입력 기준 전류 IREF는 저항 R에 의해서 결정됨을 확인한다.4. 그림 1-4처럼 회로를 구성한다. 다음의 실험에 사용되는 회로는 CD4007을 A, B 2개의 array로 사용하고 있으며, 회로도의 노드에 표신된 번호는 각 array의 핀 번호이다.(예: pinA3은 A array의 3번 핀)5. DMM으로 IREF 와 IO값을 측정하여 표 1-2에 기록한다.

공학/기술| 2008.04.04| 6페이지| 1,000원| 조회(1,238)

전자회로, pspice, 전류미러, mirror

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