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[디지털 회로] RS 래치와 DS래치

실험 9. RS 래치와 D 래치(RS-Latch and D-Latch)【1】목적(1) 래치의 기본 개념을 파악한다.(2) RS 래치의 원리와 구성 및 동작 특성을 익힌다.(3) D 래치의 원리와 구성 및 동작 특성을 익힌다.【2】이론(1) RS 래치(RS-Latch)1) NOR 게이트를 사용한 기본적인 RS 래치(Basic RS-Latch Using NOR Gates)그림9-1 NOR 게이트를 사용한 기본적인 RS 래치그림과 같이 2개의 입력을 가진 한 쌍의 NOR 게이트로 구성되며 입력단자 R는 Reset, S는 Set의 첫 글자를 딴 것으로, 출력을 각각 Q와 Q+라고 표시한다.한편, Q=1, Q+=0 일 때를 Set 상태, Q=0, Q+=1 일 때를 Reset 상태라고 정의한다. 이 때 R과 S의 입력에 0 또는 1을 가하면 출력 Q 또는 Q+를 얻게 되는데 NOR 게이트는 OR 게이트에 NOT 게이트를 직결한 것과 같으므로 OR 게이트로 보고 입력 R 또는 S에 1을 가하면 출력이 1이 되고 NOR 게이트는 이와 반대로 1이 되므로 쉽게 출력의 결과를 얻을 수 있다.R=0, S=1의 입력을 가하면 Q=1, Q+=0으로 Set 상태가 되고 이와 반대로 R=1, S=0 이면 Q=0, Q+=1이 되어 Reset 상태가 된다. 한편, Set 상태의 입력 즉 R=0, S=1에서 R=0, S=0이 되면 바로 전 상태인 Set로 그 상태를 그대로 유지하므로 이를 불변이라 하고, 그 반대인 경우도 마찬가지가 된다. 또 R=1, S=1이면 Q=0, Q+=0 이 되어 플립플롭의 정의에 어긋난다. 즉 플립 플롭이란 Q=1 이면 Q+=0이고,Q=0이면 Q+=1이 되어야 한다. 따라서 Q=Q+=0이거나 Q=Q+=0이거나 Q=Q+=1일 때 부정이라고 정의한다. 이와 같은 동작 상태를 표 9-1 에 나타내고 있는데 이 표를 진리표(truth table) 또는 진리치표(truth value table)라고 한다.RS동작상태(Q)00불변01Set(Q=1)10Reset(Q=0)11부정 래치의 진리표는 다음과 같다.D동작 상태(Q)0Reset(Q=0)1Set(Q=1)표 9-3 D 래치 진리표4) 클록이 부착된 RS 및 D 래치 (Clocked RS & D-Latch)클록이 부착된 래치는 앞서 다룬 RS 래치와 D 래치에서 클록만 부착시킨 것으로 다음과 같다...(a) 클록이 부착된 RS-Latch (b)클록이 부착된 D-Latch그림 9-4 클록이 부착된 RS 및 D 래치그림 9-4(a)에서 NOR 게이트로도 클록이 부착된 RS-Latch를 구성했으며 이것을 NAND 게이트로도 구성할 수 있다.한편 그림 9-4(b)는 NAND 게이트로 클록이 부착된 D 래치를 보이고 있다. 이 때 동작 상태를 살펴보면 클록이 0일때는 입력신호에 관계없이 출력은 전 상태를 그대로 유지하는 불변에 해당되고 Cp=1 일때에만 인에이블(enable)이 되어 입력에 따라 출력이 변한다. 이것을 다음 표에서 나타낸다...CpR SQt+10Qt10 00 11 01 1Qt10부정CpDQt+10Qt10101표 9-4 클록부 Rs -Latch 표 9-5 클록부 D-Latch표 9-4 와 표 9-5에서 Cp 는 클록 펄스를 의미하고, 는 don`t care를 뜻한다. 즉 입력 R, S 에 어떤 레벨을 가하든 무관하다는 것을 나타내고 있으며 출력 Qt+1 은 R, S 입력을 가한 후의 출력을 의미하므로 Qt는 전 상태를 말한다.【3】실험(1) 다음 9-5 그림과 같은 NOR 게이트를 이용한 RS-Latch 회로를 구성하고입력 R, S 의 변화에 출력을 측정하여 표 9-7을 완성하여라.9-5 NOR 게이트를 이용한 RS-Latch 회로R SQQ+예상치결과치예상치결과치0 10 01 00 01 1110000.4434.7930.1630.1810.180011110.1540.1714.8104.8200.171표 9-7(2) 그림 9-6 과 같은 NAND 게이트를 이용한 RS-Latch 회로를 구성하고 입력 R, S 의 변화에 따른 출력을 측정하여 표 9-8을 완성하여라.그림 9-6 NAND레벨에 의해서 제어되는 데 플립 플롭은 클록 입력이라고 부르는 트리거 신호에의해서 제어된다. 플립 플롭의 출력은 클록(clock) 입력이 0에서 1또는 1에서 0으로 바뀔 때 동시에태를 바꿀수 있다. 플립 플롭은 주고 클록 신호의 앞가장자리(leading edge)나 뒷가장자리(trailing edge)에서 트리거 되므로 이들을 특히 에지 트리거(edge-triggred) 플립 플롭이라고 부르는경우가 많다.그림 10-1 에 RS-플립 플롭 회로를 나타내고 있다. 여기서 앞단에 2개의 NAND 게이트를 추가함으써 S(set) , R(Reset) 빛 Cp(clock pulse)의 3가지 입력을 갖게 된다. Cp 의 Gate 입력이 로직 1인한 RS 래치의 동작과 같으나 플립 플롭에서는 싱글 펄스 (Single pulse), 즉 클록 입력이라고 불리는트리거 신호의 천이(switching)에 의해서 제어된다. 이러한 점을 고려해 볼 때 래치와 클립 플롭은 게이트 입력의 트리거 방식은 다르지만 진리표는 같아진다.이와 같은 RS-플립 플롭의 입출력 관계를 타이밍도로 나타내면 그림 10-2와 같다.그림 10-1 NAND 게이트만을 사용한 RS-플립 플롭(2) D-플립 플롭(D-Flip Flop)D형 플립 플롭도 RS형 플립 플롭과 같이 클록 입력이라고 불리는 트리거 신호에 의해 제어되다.만일 클록 신호가 0에서 1로 바뀔 때 D가 1이면 플립 플로빙 세트되어 Q=1 이 되고, D가 0이면 플립 플롭이 리셋되어 Q=0이 된다. 이것을 타이미도로 나타내면 그림 10-4오 같다. 따라서 D형 플립 플롭은 클록 입력이 0에서 1로 바뀔 때 D 입력의 상태를 저장(기억)하게 된다. D-플립 플롭의 구성은 RS-플립 플롭으로도 가능하고, JK-플립 플롭으로도 그 구성이 가능하다. 이러한 D-플립 플롭의 구성은 그림 10-3과 같다.(a) RS-플립 플롭으로의 구성 (b) JK-플립 플롭으로의 구성한편, 앞서 D-래치 (TTL 7475)와 D-플립 플롭(TTL 7474)을 서로 비교해 3과 4도 모두 NAND 게이트로 구성되었으나 (b) 회로를 앞단 스티어링 게이트에 AND 게이틀 뒷다 래치 게이트에 NOR 게이트로도 구성할 수 있다.표 10-2 JK-플립 플롭 진리표에서 Qt와 Qt+1 은 입력단 J,K 에 신호를 가한후 출력은 Qt+1이고 가할 당시의 출력은 Qt를 나타낸 것이다. 즉 시간 t와 t+1 에서의 각각 출력을 Qt, Qt+1 로 한 것과 같으며, toggle이란 반전을 의미한다.CpJ KQt+10Qt10 00 11 01 1Qt01Toggle표 10-2 JK 플립 플롭 진리표플립 플롭에서 정진행 펄스 에지로 트리거를 행하는 방식에는 다음고 같은 단점이 있다. 즉, JK-플립플롭의 경우 J=1, K=1 이고 출력 Q가 0일 때 클록 펄스 1이 가해지면 플립 플롭 회로를 전파하는 시간만큼 지연된 후 추력 Q=1 이 나타난다. 그러나 클록 펄스의 지속 시간이 보다 커서 계속 1의 상태로 머물고 있으면 J=1, K=1 이고 Q= 1이 되어 이 플립 플로브이 출력은 0과 1을 반복하다가 클록 펄스가 1에서 0으로 떨어질 때 플립 플롭의 출력 상태가 결정되므로 불안정하게 된다.이와 같이 클록 펄스가 1일 때 출력 상태가 변화되면 입력측에 변화를 일으켜 오동작이 발생되는 형상을 레이스(Race) 현상이라 한다.이러한 레이스 현상을 제거하려면 클록 펄스의 지속시간을 보다 WKfqrp 하거나 부진행 에지 트리거(negative edge trigger) 방식을 채택하면 된다. 이 레이스 현상을 해결하는 또 하나의 기본회로가 Master-Slave 플립 플롭이다. 흔히 많이 사용되고 있는 TTL과 CMOS JK-플립플롭은 표 10-3과 같다.패 밀 리디바이스edge trigger 방식부 속 기 능TTLTTLTTLTTLTTLTTLTTLTTLTTLTTLCMOS74107*************41*************41*************4C76PositiveDual, NegativeNegativeNegativeDual, NegativeDua8 과 같다.사용하고 있는 TTL 과 CMOS 마스터-슬레이브 JK-플립 플롭을 표 10-4에 나타내고 있다.패밀리디바이스부속기능TTL7471Master-slave, presetTTL7472Master-slave, preset, clearTTL7473Dual Master-slave, cleverTTL7476Dual Master-slave, preset, cleverTTL74107Dual Master-slave, cleverCMOS74C73Dual Master-slave, cleverCMOS74C107Dual Master-slave, cleverCMOS4027Dual Master-slave, preset, clever표 10-4【3】실험 결과 DATA 값(1) 그림 10-9 와 같은 RST-F/F 회로를 결선하고 입력 R,S의 변화가 clocd pulse(Cp)에 따라 어떻게변화하는지 표 10-5 에 써넣어라(단 S, R 입력을 인가한 상태에서 clocd pulse를 가한다.)그림 10-8 RST-F/F 회로 그림 10-9시뮬레이션에 따른 예상치CpRSQQ+예상치결과치예상치결과치0*************11*************0010.1825.3103.6143.6390.1790.1890.1820.188101111115.3410.1970.1810.1895.3215.3195.3205.332표 10-5(2) 그림 10-10과 같은 D-F/F 회로를 결선하고 D와 Cp 의 입력 변화에 따른 출력 상태를 축정하여 표 10-6을 완성하여라.그림 10-10 D-F/F 회로시뮬레이션에 따른 예상치CpDQQ+예상치결과치예상치결과치*************.7760.6120.4372.44511102.4512.4472.4460.956표 10-6*D입력을 인가한 상태에서 Cp를 가한다(단, Cp는 clock pulse)*여기서 Cp=0은 clock pulse 인가전으로 가정한다.Cp=1은 clock pulse 인가후로 가정한다.(3) 그림 10-11과 같은 TTL IC 7474 D150

공학/기술| 2003.04.03| 15페이지| 1,000원| 조회(2,155)

실험, 래치, RS, DS, 클록부착

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[회호실험] 논리함수의 간략화, Exclusive OR 게이트, 가산기와 감산기(시물레이션까지) 평가D별로예요

실험 4. 논리 함수의 간략화(드-모르간의 정리, 표준전개, 카드나도법 및 테이블법)【1】목적(1) 드-모르간의 정리를 실험적으로 증명하고, 논리회로의 간략화를 보인다.(2) 표준전개(적의합과 합의적 형식)에 의한 논리식 구성법을 익힌다.(3) NAND 및 NOR 게이트만을 이용하여 노리회로를 구성하는 방법을 익힌다.(4) 카르나도법에 의한 논리함수의 간략화를 익힌다.(5) 테이블법에 의한 논리함수의 간략화를 익힌다.【2】이론(1) 드-모르간의 정리(A + B)' = A'·B'(A·B)' = A' + B'A + B = (A'·B')'A·B = (A' + B')'(A1 + A2 + ........... + An)' = A1'·A2'·............·An'A1·A2·.............·An = A1' + A2' + ............... + An'(2) 표준전개(Canonical Form Expansion)ㄱ) 최소항 형식(monterm type expression)최소항 형식을 합표준 형식 또는 적의합 형식이라고도 하며, 다음식과 같다.X ={ f}_{0 }{ m}_{0 } + { f}_{1 } { m}_{1 } + ...... + { f}_{ { 2}^{n }-1 } { m}_{ { 2}^{n }-1 } = SUM { f}_{i } { m}_{i }단, 여기서, fi 는 0 또는 1이다.3변수로 된 논리함수의 진리표가 다음 표와 같다면10진수A B Cfimi(최소항)Mi(최대항)012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101001010m0 = A B Cm1 = A B Cm2 = A B Cm3 = A B Cm4 = A B Cm5 = A B Cm6 = A B Cm6 = A B CM0 = A + B + CM1 = A + B + CM2 = A + B + CM3 = A + B + CM4 = A + B + CM5 = A + B + CM6 = A + B + CM7 = A + B + C{ f}_{0 } = { f}1 이므로, { f}_{0 } = { f}_{2 } = { f}_{4 } = { f}_{7 } 항만 택하면X =( { f}_{0 } + { M}_{7 } )( { f}_{2 } + { M}_{5 } )( { f}_{4 } + { M}_{3 } )( { f}_{7 } + { M}_{0 } )= (A + B + C)(A + B' + C)(A' + B C)(A' + B' + C')이와 같이 논리함수 X는 각 변수가 합으로 되며, 전체는 적 형식으로 되어 있어 합의적 형식이라 한다. 또 위의 식을 변형시켜 드-모르간의 정리를 이용하면(X')' = X = [{(A + B + C)(A + B' C)(A' + B + C)(A' + B' + C')}']'= {(A + B + C)' + (A + B' + C)' + (A' + B + C)' + (A' + B' + C')'}'위의 식과 같은 데 이 식은 진리표에서 "0"을 선택한 결과가 되고, 다음 그림과 같이 NOR 게이트만으로 논리회로를 구성할 수 있음을 알 수 있다.ㄷ) 카르나 도법(Karnaugh Map Method)카르나도표는 진리표를 도표 형태로 나타낸 것으로 이를 이용하여 논리식을 간소화시킬 수 있다.카르나도표에서 유의해야 할 점은 AB 방향에 있어서 A와 B의 상태가 점진적으로 변하 도록, 즉 두 개의 상태가 동시에 변하는 일이 없도록 상태배열을 하여야 하며, 또 C 변 수 쪽으로도 변수가 두 개일 경우에도 같은 방법으로 상태변화를 잠진적으로 변화되게 하여야 한다.ㄹ) 테이블 법(Tabular Method)테이블 법은 논리변수가 5개 이상이 되면 카르나도법을 사용하더라도 매우 복잡한 과정 을 거쳐야 하므로 정확도가 떨어지게 된다. 이러한 카르나도법의 단점을 보완한 것으로 부울 함수에 대한 간소화된 논리곱의 합항 표현(최소항 형식)을 만들도록 개발된 단계적 절차방법이다. 또한 변수가 많아지더라도 적용될 수 있고 기계적 계산을 할 수 있는 장 점을 갖고 있다. 이때, 논리곱의 합항을 주항이라 한다. 다음 단계로 가장 4.2374.7154.7130.1540.1560.1560.1574.3824.3840.1540.1584.4214.4820.1540.1544.4284.4240.1514.3820.1534.3840.1544.3800.1544.4820.1574.4860.157(6) 다음 회로를 결선하여, 입력 W,X,Y,Z 의 변화에 다른 출력 F 값을 측정하여 표를 완성하라...10진수W X Y ZF012345*************4150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 14.4384.4314.4310.1420.1420.1430.1420.1424.4300.1424.4304.4310.1430.1434.4304.430【4】결과 및 고찰이번 실험은 논리함수의 간략화에 관한 실험이었다. 이 실험은 드-모르간의 정리를 실험 적으로 증명하고, 논리회로의 간략화를 보이고, 표준전개에 의한 논리식 구성법을 익히고, NAND 및 NOR 게이트만을 이용하여 논리회로를 구성하는 방법을 익히고, 카르나도법에 의한 논리함수의 간략화를 익히고, 테이블법에 의한 논리함수의 간략화를 익히기 위한 실 험이었다.실험 결과가 예상한 값들과 거의 차이가 없었고 오차도 생각보단 작았기 때문에 만족할 만한 실험이었다.실험 5. Exclusive Or 게이트와 그 응용【1】목적(1) XOR 게이트의 동작 특성을 이해한다...(2) XOR 게이트의 구성방법을 고찰한다....(3) XOR 게이트의 응용을 살펴보다....【2】이론배타적 OR는 입력변수 중에서 홀수개가 참일 경우 그 출력이 참이 되는 함수이다. 이름중의 배타적이라고 하는 의미는 이 함수가 짝수 개의 입력이 참인 경우를 "배재(Exclude)"시키기 때문이다.2-입력 XOR 함수는 다음과 같다X = A B = AB' + A'BXOR 게이트 기호 진리표A BX0 00 11 01 10110또 부울 대수와 드 5.071 5.071 0.0025.071 0.002 5.071 0.0025.071 5.071 5.071 5.0715.071 5.071 0.002 5.0715.071 5.071 0.002 0.002(6) 다음 XOR의 응용회로를 결선하고 입력 g1, g2, g3, g4에 따른 출력 A, B, C, D를 측정하여 표를 완성하여라...g1 g2 g3 g4A B C DXi0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10.002 0.002 0.002 0.0020.002 0.002 0.002 5.0755.075 0.002 5.075 5.0755.075 0.002 5.075 0.0025.075 5.075 5.075 5.0755.075 5.075 5.075 0.0025.075 5.075 0.002 0.0025.075 5.075 0.002 0.0025.075 5.075 0.002 5.0755.075 5.075 0.002 0.0025.075 5.075 5.075 0.0025.075 5.075 5.075 5.0755.075 0.002 5.075 5.0755.075 0.002 5.075 0.0025.075 0.002 0.002 0.0020.002 0.002 0.002 5.075X0X1X2X3X4X5X6X7X8X9X10X11X12X13X14X15(7) 다음 XOR 발생기 회로를 이용한 2진 비교기 회로를 결선하고, 입력 A, B에 따른 출력 X,Y,Z를 측정하여 표를 완성하여라...A BXyZ0 00 11 01 10.1514.5720.1620.1510.1624.5134.5130.1620.1530.1534.5720.153【4】결과 및 고찰이 실험은 XOR 게이트의 동작 특성을 이해하고, XOR 게이트의 구성방법을 고찰하고, XOR 게이트의 응용을 살펴보기 위한 실험이었다.실험 (1)의 회로에서 구한 X값과 실험 (2)의 회로에서 구1SnCn0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10*************11전 가산기 진리표를 만족시키는 논리식을 유도해 보면 다음과 같다.{ S}_{n } = { A}_{n }' { B}_{n }' { C}_{n-1 } + { A}_{n }' { B}_{n } { C}_{n-1 }' + { A}_{n } { B}_{n }' { C}_{n-1 }' + { A}_{n } { B}_{n } { C}_{n-1 }= { A}_{n } ({ B}_{n }' { C}_{n-1 } + { B}_{n } { C}_{n-1 }') + { A}_{n } ({ B}_{n }' { C}_{n-1 }' + { B}_{n } { C}_{n-1 } )= { A}_{n }' ({ B}_{n } { C}_{n-1 }) + { A}_{n } ({ B}_{n } { C}_{n-1 })'= { A}_{n } { B}_{n } { C}_{n-1 }전가산기 회로전 가산기 기호 전 가산기 Block Diagram(3) 반 감산기(Half Subtractor)2진수로 표시된 두 개의 수의 차로 얻어진 감산기를 반 감산기라 한다. 이때 두 개의 수 A, B의 갑산에 의해 얻어진 차와 자리 내림이 발생한다...이와 같은 동작을 반 감산이라 한다.반감산기 진리표A Bdb0 00 11 01 101100100위의 진리표를 만족시키는 논리식은 다음과 같다.d = A'B + AB' = (A + B)(A' + B') = A Bb = A'·B반 감산기 회로 반 감산기 기호(4) 전 감산기(Full Subtrator)2진수로 표시한 2개의 수 이외에 자리내림으로 발생한 수까지 합쳐 감산하는 감산기를 전 감산기라한다.전 감산기의 진리표An Bn bn-1dnbn0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10*************01전감산기 진리표를 만족시키는 논리식을 유도해 보면 다음과 같다.{ d}_{n } = { A}_{n }' { B}_{n }' { b}_.054

공학/기술| 2002.11.05| 24페이지| 1,000원| 조회(2,475)

가산기, 논리함수, 감산기, 시물레이션, Exclusive OR

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[디지털 실험] 디코더와 인코더, 멀티플렉서 평가B괜찮아요

실험 7. 디코더와 인코더 (Decoder and Encoder)【1】목적(1) 디코더와 인코더의 동작 원리를 이해한다.(2) 디코더와 인크도의 특성을 확인하고 부호 변화기의 동작을 살펴본다.(3) 디코더와 인코더의 구성방법을 익혀 각종 코드를 만들 수 있는 능력을 키운다.(4) 7-Segment 의 원리와 숫자 표시기의 사용방법을 익힌다.【2】이론(1) 디코더(Decoder)디코더란 2진 부호와 같은 BCD 코드를 부호가 없는 형태로 바꾸는 변환회로를 말한다. 흔히 사용되는 예로서 계산기에서 연산회로로부터 얻은 BCD 코드를 다이오드를 이용하 여 10개의 수치를 나타내는 표시기로 나타내는 장치를 들 수 있다.디코더는 n개의 2진 정보를 2개의 서로 다른 정보로 바꾸는 조합회로이다. 입력 3개에서 출력 8개가 나오면 3 x 8 디코더라 하며, 최대 2n개의 출력항인 최소항(minterm)을 만들 수가 있으며, 다음 표와 같이 An, Bn, Cn-1 의 3개의 입력과 Sn의 경우 4개, Cn의 경우 4 개를 합하면 8개의 최소항을 얻을 수 있어 3 x 8 디코더의 전 가산기를 설계하게 된다.전가산기의 진리표10진수AnBnCn-1SnCn*************0**************************01711111Sn(An, Bn, Cn-1)=∑(1, 2, 4, 7)Cn(An, Bn, Cn-1)=∑(3, 5, 6, 7)이러한 3 x 8 전 가산기 디코더는 위의 그림과 같다.다음 그림은 가장 간단한 2 x 4 디코더 회로이며, 입력 A, B의 결합에 의하여 나타낼 수 있는 출력은 다음 표에 표시되고 있다.ABD0D1D2D30*************0010110001(2) 인코더 (Encoder)인코더는 부호화되지 않은 입력을 받아서 부호화된 출력으로 내보내는 디코더와 상반된 역할을 하는 변환기 회로이다.인코더의 간단한 예로는 4 x 2 인코더로 다음 그림 과 같으며, 진리표는 아래의 표와 같다.D0D1D2D3AB1*************1010000111(30****************************************************11*************1이와 같은 진리표를 이용하여 카르나도(Karnadough Map)법에 의한 출력 a, b, c, d, e, f, g를 집적회로를 구성하여 표시할 수도 있고, TTL 7447을 사용하여 BCD 입력을 출력 (a,b,c,d,e,f,g)으로 뽑아 7-Segmant에 연결할 수도 있는데 이와 같이 조합회로가 집적되어 하나의 소자가 감당하는 것을 MSI라고 한다.【4】실험(1) 그림과 같은 회로를 결선하고 입력 A,B에 따른 출력 D를 측정하여 표를 완 성하여라.ABD0D1D2D3예상치결과치예상치결과치예상치결과치예상치결과치0*************0010110001(2) 그림과 같은 BCD to Decimal Decoder 회로를 결선하고 입력 A,B,C,D의 변화에 따른 출력 D를 측정하여 표를 완성하여라.DCBAD0D1D2D3D4D5D6D7D8D9예상치결과치예상치결과치예상치결과치예상치결과치예상치결과치예상치결과치예상치결과치예상치결과치예상치결과치예상치결과치00001000000**************************0**************************1*************0*************0**************************0*************0000001(3) 그림과 같은 회로를 결선하고 입력변화에 따른 출력 A,B를 측정하여 표를 완성하여라.I0I1I2I3AB예상치결과치예상치결과치0*************1010000111(4) 그림과 같은 회로를 결선하고 표와 같은 입력변화에 따른 출력 A,B,C,D를 측정하여 다음 표를 완성하여라.I0I1I2I3I4I5I6I7I8I9DCBA예상치결과치예상치결과치예상치결과치예상치결과치100000000*************00*************00*************00*************10*************01**************************11*************11191111011실험 8. 멀티플렉서와 디멀티플렉서(Multiplexer and Demultiplexer)【1】목적(1) 멀티플렉서와 디멀티플렉서의 동작 원리를 이해한다.(2) 멀티플렉서와 디멀티플레서의 특성을 익힌다.(3) 밀티플렉서와 디멀티플렉서의 구성방법을 익혀 각종 플렉서를 만들 수 있는 능력을 키 운다.【2】이론(1) 멀티플렉서(Multiplexer)멀티플렉서란 여러 개의 데이터 입력을 적은 수의 채널이나 선들을 통하여 전송하는 전송기이다.(a)회로도 (b) 표시 기호S1 S2F0 00 11 01 1I0I1I2I3(c) 함수표디지틀 멀티플렉서는 많은 입력선들 중에서 하나를 선택하여 출력선에 연결하는 조합회 로이다. 정상적인 경우{ 2}^{n }개의 입력선과 n개의 선택선으로 되고 n개의 선택선의 비트 조 합에 따라서 입력 중 어느 하나가 선택된다.멀티플렉서는 많은 입력들 중 하나를 선택하여 선택된 입력선의 2진 정보를 출력선에 넘겨 주기 때문에 데이터 선택기(Data Selector)라고도 한다. 위 그림은 4 × 1멀티플렉 서를 보인 것으로 입력 Data{ I}_{0 } ~ { I}_{3 }중에서 선택선{ S}_{0 },{ S}_{1 }에 의해서 지정되는 데이터 하나만 출력 데이터 F로 선택된다. 이 때 S0, S1을 선택신호라 한다.(2) 멀티플렉서를 이용한 논리회로아래 그림과 같이{ I}_{0 }, { I}_{1 }, { I}_{2 }, { I}_{3 }의 신호를 선택선 A, B의 지시에 의하여 1개만 선택하여 전송하는 경우를 보면 동작선(strobe input) S = 1인 경우는 어떠한 데이터도 선택 할 수 없고, S = 0이고 A= 0, B = 0인 경우는{ I}_{0 }를, A = 0, B = 1인 경우는{ I}_{1 }을, A = 1, B = 0인 경우는{ I}_{2 }를, A = 1, B = 1인 경우는{ I}_{3 }를 선택하게 된다. 따라서 아래 그림의 논리식은 아래와 같다.Y = S＇( 식을 얻게 된다. 따라서 아래 그림과 같은 멀티플렉서에 의한 Exclusive OR회로를 구성할 수 있다.(3) 디코더와 멀티플렉서로의 전용멀티플렉서 AND게이트들과 인버터들은 디코더 회로와 비슷하며, 실제로 입력 선택선들 을 해독한다.일반적으로 n{ 2}^{n }디코더에서 각 디코더의 AND게이트에 1개의 입력을 추가하여 전 체적으로 디코더에{ 2}^{n }개의 입력선을 덧붙이고, 또 모든 AND게이트들의 출력들을 1개의 OR게이트 입력에 적용하면 n{ 2}^{n }디코더를{ 2}^{n }1멀티플렉서가 된다.여기서도 n개의 선택선이 포함되어 있음을 의미한다. 멀티플렉서의 크기는 입력선과 출력선의 개수에 의해 결정되며 또 멀티플렉서는 n개의 선택을 가지고 있다. 멀티플렉서는 약어로 MUX라고 표현한다.멀티플렉서 IC들도 디코더처럼 회로 동작을 제어하는 인에이블 입력을 가질 수 있다. 인에이블 입력이 인에이블 상태일 때만 회로가 정상적인 멀티플렉서 역할을 한다.인에이블 입력은 2개 이상의 멀티플렉서 IC를 확장하여 많은 입력들을 가지는 디지털 멀티플렉서로 만드는데 사용할 수 있다.2개 이상의 MUX들이 1개의 IC내에 포함될 수 있다. 이 때 선택선과 인에이블 입력들은 모두 다중 멀티플렉서 장치 IC들에 공통으로 들어가 있다.예를 들어 4개로 된 2 1 MUX(quadruple 2-line to 1-line or quadruple2-chammal1-channel)IC가 아래 그림에 들어있다. 그것은 4개의 멀티플렉서로 구성되며 각 멀티 플렉서의 두 입력선 중 하나가 선택된다.출력{ F}_{i }는 Ai나 Bi중 선택된 것과 동일하다. 하나의 선택선 S는 4개의 MUX에 공통으 로 들어 있다. 제어입력 E가 0이면 모든 멀티플렉서는 인에이블되고, E가 1이면 멀티플렉 서는 모두 디스에이블된다. 이 회로가 4개의 멀티플렉서를 포함한다고 하더라도 이 회로 를 각각 4개의 입력선으로 이루어진 두 입력 집합 중 하나를 선택하는 회로로 간주할 수 있다.함수표에서와 같이 B C D ...... 라 가정한다. 여기서 A는 n변수들의 순서에서 가장 왼쪽에 있는 변 수이며, B C D ...... 는 남은 n-1변수들이다.n-1개의 변수를 선택선에 연결하낟. 이 때 B는 가장 순서가 높은 선택선에 연결되고 C 는 그 다음의 선택선에 연결된다. 마지막 변수는 가장 낮은 선택선S0에 연결된다. 먼저 변 수 A를 생각하면 순서대로 정렬된 변수들 중에서 가장 순서가 높은 변수이므로 최소항들 의 목록 중 처음 절반은 A'을 가지며 나머지 절반은 A를 가진다. 3개의 변수 A, B, C 경우 8개의 민텀을 갖는 데 변수 A는 최소항(minterm) 0부터 3까 지에서 보수로 표현되고, 최소항 4부터 7까지는 그대로 표시된다. 멀티플렉서의 입력들을 목록으로 작성하고 글입력들 아래쪽 두 항에 모든 최소항들을 첫째행부터 써넣는다함수표ES출력Y100X01모두AB0선택선택최소항ABCF012345**************************01010110(a)멀티플렉서 실현 (b) 진 리 표입력단변수I0I1I2I3A'A041523701AA'(c) 실 현 표위의 그림 (c)처럼 첫째행에 있는 최소항들은 원래 진리 표에서 생각해 보면 A'을 가지 며두 번째 행에 있는 최소항들은 A를 가진다. 함수에 포함되어 있는 최소항들은 전부 원 으로 둘러싼 뒤, 각 행을 개별적으로 살펴본다.만일 열에 속하는 두 최소항들이 모두 원으로 둘러 tk여 있지 않다면 대응되는 MUX 입 력은 0이 된다.만일 열에 속하는 두 최소항들이 둘다 원으로 둘러 싸여 있지 않다면 그 열에 대응되는 MUX입력은 1이 된다. 만일 아래쪽 최소항만 원으로 둘러 싸여 있다면 대응되는 MUX 입력은 A가 된다. 만일 열의 위쪽 최소항만 원으로 둘러 싸여 있다면 대응되는 MUX 입 력은 A'이 된다.F(A, B, C) = (1, 3, 5, 6)위의 식으로부터 멀티플렉서 접속관계를 얻을 수 있다. 이 때, B와 C는 각각 S1과 S0에 연결되어져야만 한다. 변수들을 순서대로 정리했을 때 MUX 입ⓒⓒⓒ

공학/기술| 2002.07.18| 16페이지| 1,000원| 조회(1,703)

디코더, 멀티플렉서, 인코더, 디멀티플렉서

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