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[전자공학과] VCVS필터 실험

3. VCVS 필터{(Voltage Controlled Voltage Source Filters)실 험1. VCVS 저역 필터{그림 1. VCVS 2차 저역필터1-1. 그림1의 회로에서 R, C가 표1과 같은 조건으로 주어질 때 각 주파수에대한 출력전압 {v_o를 측정하여 표1에 기입하라.표1 {v_i =5V_P-P{Hz**************************0800010000조건1R1=22{K OMEGA,R2=12{K OMEGAR3=R4=33{K OMEGAC1=C2=0.01uF9.810.612.219.416.312.72.20.470.130.09조건2R1=R2=10{K OMEGAR3=47{K OMEGA,R4=27{K OMEGAC1=C2=0.015uFR1=R2=10{K OMEGAR3:(개방)8.18.38.34.14.06.42.40.560.160.11554.73.43.131.110.380.140.08조건3R4:(단락)C1=C2=0.015uF54.884.53.383.072.881.250.3380.1070.082조건4R1=27{K OMEGA,R2=15{K OMEGAR3=R4=33{K OMEGAC1=C2=0.001uF10.2101010101010.61212.78.9위의 표1의 각조건의 주파수가 100Hz 일때의 파형을 살펴보면 다음과 같다{{조건1 의 출력파형 조건 2의 출력파형{{조건3 의 출려파형 조건4 의 출력파형{조건5 의 출려파형2. VCVS 고역 필터{그림 2. VCVS 2차 고역 필터2. 그림2의 회로에서 R, C가 표2와 같은 조건으로 주어질 때 각 주파수에 대한 출력전압 {v_o를 측정하여 표2에 기입하라.표2 {v_i =5V_P-P{Hz**************************0800010000조건1R1=22{K OMEGA,R2=12{K OMEGAR3=R4=33{K OMEGAC1=C2=0.01uF0.230.611.834.885.636.078.89.59.99.9조건2R1=R2=10{K OMEGAR3=47{K OMEGA,R4=27{K OMEGAC1=C2=0.015uF0.170.381.24.074.695.327.447.697.757.75조건3R1=R2=10{K OMEGAR3:(개방)R4:(단락)C1=C2=0.015uF0.100.220.651.882.132.3744.694.884.94조건4R1=27{K OMEGA,R2=15{K OMEGAR3=R4=33{K OMEGAC1=C2=0.001uF0.140.150.150.190.220.250.62524.446위의 표2의 각조건의 주파수가 100Hz 일때의 파형을 살펴보면 다음과 같다{{조건1 의 출력파형 조건2 의 출력파형{{조건3 의 출력파형 조건4 의 출력파형

공학/기술| 2001.10.23| 5페이지| 1,000원| 조회(1,284)

전자공학과실험, 실험레포트, VCVS필터, 아날로그실험

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[전자공학과] 대역통과필터 평가A좋아요

5. 대역 통과 필터(Band Pass Filter)실 험1. 그림 9 회로에서 입력전압 {V_1를 1[{V_p-p]하고 표 1과 같이 주파수를 변화시켜 가면서 출력전압 {{v_0}[{V_p-p}]를 측정하여 기록하라. 또한 {R_3를 1.5㏀ 올 바꾸어이 실험을 반복해보라.{그림 9.단 G는 중심주파수에서 이득으로 {G={R_5}over{2R_1}가 되며 G는 변화시키지 않고 중심주파수만 바꾸려면 {R_3만 바꾸면 된다. 바뀌는 중심주파수를 {f_0라 할 때 {R_3는 다음과 같이 구할 수있다.{{{R_3}'}={R_3}[{f_0}over{{f_0}'}]^2표 1{{V_i}=1}{V_p-p}{주파수[㎐]종류*************008*************025*************000fLfofHR3=2.7㏀이론0.0440.0920.2410.3860.6691.070.4710.20.1340.10.060.0290.0020.911.3220.91실험0.40.90.90.60.50.40.220.260.120.090.060.030.030.851.20.85R3=1.5㏀이론0.0250.0510.1180.1650.2320.5481.260.2580.1500.1080.0610.0290.0020.911.3220.91실험0.040.040.10.140.190.41.040.270.150.10.060.0030.0020.851.20.85위의 실험의 파형을 보면 아래와 같다.{R3=2.7㏀ 일때{R3=1.5㏀ 일때2. 그림 10회로에 대해서도 위와 같은 방법으로 실험하여 그 결과를 표 2에 기록하라.{그림 10.표 2. {{V_i}=1}{V_p-p}{주파수[㎐]종류*************008*************025*************000fLfofHR3=2.7㏀이론0.0020.0080.0580.1490.4471.140.2210.040.0180.010.0030.8㎷5.7㎶1.221.741.22실험0.0530.0530.51.33.51.10.240.040.270.0010.0040.0020.0000011.121.61.12R3=1.5㏀이론0.6m0.0020.0130.0270.0530.2991.60.0670.0230.0110.0030.8㎷5.7㎶1.221.741.22실험0.0340.040.0140.0260.050.21.40.850.0260.130.0050.0020.0021.051.51.05{R3=2.7㏀ 일 때{R3=1.5㏀ 일 때3. 그림 11회로의 입력주파수를 표 3과 같이 변화시켜 가면서 출력전압 {V_0를 측정하여 기록하라.{그림 11.표 3. {{V_i}=1{V_P-P}{주 파 수{V_0이 론 치{{V_0}{}/{}V_i}dB 이득100Hz0.1880.060.18-14.512000.60.260.60-4.433001.140.581.141.134001.630.981.634.245001.911.3851.915.626002.031.7142.036.147002.081.952.086.368002.082.12.086.369002.162.1872.166.6810002.12.232.106.4420001.351.671.352.6030000.750.940.75-2.4940000.440.560.44-7.1350000.2780.360.27-11.11{실험 3 그래프실험결과 및 고찰1. 실험 1 표 1의 결과로부터 각각의 주파수에 대한 이득을 다음과 같이 계산하여 그래프에 그리고 {f_0와 를 이론치와 비교하라.{G[dB]=20{iog_10}{V_0}over{V_1}-{G_0}단 {G_0는 {f_0에서의 이득 [dB]2. 실험 2에 대해서도 위와 같은 방법으로 그래프를 그리고 이 결과를 실험 1과 비교하라.3. 실험 3의 경우에 대해서도 각각의 주파수에 대하여{G[dB]=20{iog_10}{V_0}over{V_1}={G_0}[dB]단 {G_0는 통과대역에서의 이득을 계산하여 표 3에 기입하고 이 결과를 그래프에 그리고 이론치와 비교 고찰하라.

공학/기술| 2001.10.23| 6페이지| 1,000원| 조회(1,361)

전자공학과실험, 실험레포트, 대역통과필터, 아날로그 실험

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[전자공학실험] EX-OR 및 가,감산기 실험 예비 레포트

4. Exclusive OR 및 Parity 검사기(Exclusive OR and Parity checker)기 본 이 론1. Exclusive OR표 1과 같은 진가표를 갖는 논리를 배타적 OR(Exclusive OR)이라 하고 이를 Bool대수식으로 표시하면{X=A{barB}+{barA}B이 되며 흔히 X=A十B로서도 표시하기도 한다. 여기서 十의 기호는 ring sum"으로 읽는다.또한 표 1에서 보는 바와 같이 Exclusive OR gate는 A, B 두 입력이 같은 논리이면 0 를, 다른 논리이면 1 을 나타내므로 동일논리를 검출하는데 이용되며 가, 감산기의 기본 gate가 된다.{X={barA十B}의 경우는 inclusive OR 또는 Exclusive NOT OR 라고도 한다.표1 Exclusive OR 의 진가표{ABX*************. Exclusive OR gate 의 구성식 (1)에 의하여 Exclusive OR gate를 기본논리기호로 표시하면 그림 1(a)와 같이 되며 이를 단일논리기호로 표시하면 그림 1(b)와 같이 된다.{그림 1. xclusive OR 논리회로그림 1(a)와 같이 Exclusive OR gate를 구성하는 경우 5개의 논리소자로 간단하게 구성될 것으로 보이지만 IC 의 수로 보면 일반적으로 IC 1개에는 단일 gate가 여러개 들어있는 것이 보통이므로 AND, OR, NOT gate 의 것 3개가 필요하게 되어 대단히 비합리적이다.따라서 가급적이면 동일 gate로 논리회로를 구성해야만 경제적이 될 수 있음을알 수 있다. 그림 2(a), (b)에는 NAD gate 및 NOR gate만으로 구성한 Exclusive OR gate를 보이고 있다.{그림 2. NAND 및 NOR gate 만을 이용한 Exclusive OR3. 패리티 검사기2진비트(bit)의 합이 홀수이면 홀수 패리티(odd parity), 짝수이면 짝수 패리티(even parity)라고 하는데 이를 검출해 내는 것을 패리티 검사기라 하고 Exclusive OR 는 입력중 하나만 1이면 1이고 두 입력이 같으면 0가 되므로 Exclusive OR를 피라밋형으로 연결하여 1의 수에 대한 홀수와 짝수를 판별해 낼 수 있다.그림 3은 A, B, C, D의 1의 수가 홀수이면 Z=1(또는 Y=0), 짝수이면 Z=0(또는 Y=1)로 판별할 수 있고 P'단자를 접지시키고 P=0 와 P=1을 각각 홀수 및 짝수 패리티로 쓸 수 있다. 이 패리티 검사기는 데이터를 전송하는 매체 사이에서 발생될 수 있는 에러를 검출하는데 사용되며 이러한 경우에는 parity bit를 추가한 에러검출기코드를 이용해야만 한다.{그림 3. 패리티 검사기5. 가산기와 감산기기 본 이 론1. 반가산기그림 1에서 보는 바와 같이 한 자리의 수 A와 B를 합할 때 발생되는 결과는A, B의 함과 다음 자리로 올려서 합해야 할 자리올림 수(Carry)가 발생됨을 알 수 있다.이와 같은 과정을 수행하는 장치를 반 가산기(Half Adder : HA) 라 하며 이의 진가표는 표 1과 같이 된다.{표1 반가산기의 진가표{{입력출력ABSC*************101표 1에서 합(S)과 자리올림수 (C)의 논리식을 구하면{S={barA}B+A{barB}=A十BC=A·B (1)따라서 반가산기의 논리회로는 그림 3과 같이 된다.{그림 3. 반가산기2. 전가산기그림 4와같이 A=101 과 B=011을 합하는 경우 n 번째 자리에서 합해지는 과정을 보면 n-1번째 자리에서 발생된 자리올림수(Cn-1) 1과 A(0), B(1)의 세 수가 합해져 합 Sn은 0이 되고 다시 이 자리에서 자리올림수 (Cn) 1이 발생되어 다음 자리에 (n+1)을 합해주어야 된다는 것을 알 수 있다.이러한 과정을 모두 수행할 수 있는 장치를 전가산기(Full Adder : FA)라 하며 따라서 전가산기는 입력 A, B, Cn-1을 더하여 출력으로 합 Sn과 자리올림수 Cn 이 있어야만 된다는 것을 알 수 있다.{그림 4. 전가산기표 2. 전가산기의 진가표{입력출력AnBnCn-1SnCn0**************************1011100111111표 2의 진가표에 의하여{Sn={barA}n{barB}nCn+{barA}nBn{barC}n-1+An{barB}n{barC}n-1+AnBnCn-1{=An十Bn十Cn-1{Cn={barA}nBnCn-1+An{barB}nCn-1+AnBn{barC}n-1+AnBnCn-1{=Cn-1(An十Bn)+AnBn따라서 전가산기의 논리회로는 그림 6 과 같이 된다.{그림 6. 전가산기또한 반가산기 두 개를 이용하여 전가산기를 구성하면 그림 7과 같이 된다.{그림 7. 반가산기에 의한 전가산기3. 반감산기그림 8에서 보는 바와 같이 점선으로 표시한 사가형 안의 A-B를 수행하는 경우는 앞자리에서 1을 빌려온( 자리내림, borrow) 다음 B를 감한 차는 1이됨을 알 수 있다.이와 같은 과정을 수행하는 장치를 반감산기라 하며 입력을 A, B 출력의 차를 d 자리올림을 b라 표시하면 표 3과 같은 진가표가 얻어진다.표 3.{입력출력ABbd*************100표 3에서{d={barA}B+A{barB}=A十B{b={barA}B가 되므로 반감산기의 논리회로는 그림 9와 같이 된다.{그림 9. 반감산기4. 전감산기그림 10과 같이 A-B를 하는 경우 n 번째 자리에서 수행되는 과정을 보면 n번째 자리의 감산으 수행하기 이전에 이미 n-1번째 자리에 {{b_n}=1을 빌려준 상태가 되어 있고 따라서 현재의 An=0이므로 다시 n+1 번째 자리에서 {{b_n+1}=1을 빌려야만 감산을 할 수 있게 되어 차 {{d_n}=1을 얻게 된다. 이와 같이 입력 An-Bn-bn에 대하여 출력 {{b_n-1},{}d로 표시되는 것을 전감산기라 한다.표 4. 전감산기의 진가표{입력출력AnBnCnbn-1d0**************************1001100011111따라서 전감산기는 그림 11과 같은 회로가 된다.{그림 11. 전감산기{또한 두 개의 반감산기를 이용하여 전감산기를 구성하면 그림 12와 같이 된다.그림 12. 반감산기에 의한 전감산기일반적으로 검산은 보수를 이용하여 가산기로 하며 감산기를 별도로 사용하는 경우는 거의 없다.

공학/기술| 2001.10.23| 10페이지| 1,000원| 조회(1,509)

전자공학실험, 예비레포트, EX-OR, 가, 감산기, 논리조합회로

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[전자공학실험] 부울대수 및 De-Morgan 실험 평가D별로예요

2. 부울대수와 논리회로의 간소화(Boolean Algebra and Simplification of Logic Circuits)실 험1. 그림 2회로를 결선하고 +5[V]의 전압을 가한 후 표 2에 주어진대로 스위치를이동시켜 출력전압을 측정하여 1 과 0 의 논리상태로 기록하라.단, 표에서 1은 SW의 +5V측이고 0은 GND 측이다.{표 2.{ABX000.026010.026104.336114.336그림 2.2. 그림 3회로를 결선하고 +5[V]의 전압을 가한 후 표 3에 주어진대로 스위치를이동시켜 출력전압을 측정하여 표 3에 기입하라. 또한 그림 4의 경우도 같은방법으로 실험하여 표 3에 기입하라.{그림 3.{그림 4.표 3{ABC그림 3X그림 4X0000.150.1360010.150.1360100.150.1360110.150.1361000.150.1361014.4174.4171104.4174.4171114.4174.4173. 그림 5 회로를 결선하고 +5[V]의 전압을 가한 후 표 4에 주어진대로 스위치를 이동시켜 X 및 Y의 전압을 측정하여 표 4에 기입하라.{그림 5.표 4{ABCXY0000.150.150010.150.150104.44.40114.44.41000.150.151014.44.41100.150.151114.44.44. 그림 6회로를 결선하고 +5[V]를 가한 후 표 5에 주어진대로 스위치를 이동시켜 X , Y, Z의 논리를 측정하여 표 5에 기입하라.{그림 6.표 5{ABCXYZ0005.080.150.150010.214.494.30100.214.494.30110.214.494.31000.214.494.31010.214.494.31100.214.494.31110.214.494.3실험결과 및 고찰1. 실험 1의 결과가 예비과제 6의 결과와 일치하는가를 확인하라.2.실험 2의 결과가 예비과제 7의 결과와 일치하는가를 확인하라. 또한 부울대수로 그림 3회로와 4회로가 같음도 증명하라.3. 실험 3의 결과가 예비과제 8의 결과와 일치하는가를 확인하라. 또한 부울대수를사용하여 X와 Y의 논리가 같음도 증명하라.4. 실험 4의 결과가 예비과제 9의 결과와 일치하는가를 확인하라. 또 open collector gate를 이용하여 wired-OR를 구성한 X의 논리에 대새서도 고찰하라.5. 그림 7 회로에서 NAND gatr는 open collector형이다. X 및 Y의 논리식을세우고 간소화시켜 보라.{그림 7.3. De-Morgan 의 정리(De-Morgan's Theorem)실 험1. 그림 3의 회로를 결선하고 지시된 각 지점의 전압을 측정하여 표 1에 기입하라.{그림 3.표 1{ABUVWXY004.34.344.340.160.193010.1534.240.174.234.23100.170.174.234.244.24110.150.160.164.234.232. 그림 4의 회로를 결선하고 지시된 각 지점의 전압을 측정하여 표 2에 기입하라.{그림 4.표 2{A{barABWXY04.4900.1544.494.4604.4910.145.084.4610.1604.480.150.1710.1610.154.494.473. 그림 5회로를 결선하고 지시된 각 지점의 전압을 측정하여 표 3에 기입하라.{그림 5.표3{ABUVWXY004.244.244.240.160.15014.214.210.170.160.15104.240.184.240.160.15110.20.180.174.14.14. 그림 6의 회로를 결선하고 지시된 각 지점의 전압을 표 4에 기입하라.{그림 6.표 4{ABCUVWXY0000.170.160.1430.150.1430010.160.160.180.1430.1430100.160.164.450.150.140110.1684.454.454.454.451000.1680.154.450.150.1431014.450.164.454.454.451100.1680.164.450.150.1431114.454.454.454.454.45실험결과 및 고찰1 표 1에 의하여 U, V, W, X, Y를 Bool대수식으로 표시하라. 또한 A, B와 X, Y 사이에 De-Morgan 정리가 성립되는가를 보라.2. 표 2 에 의하여 X, Y에 대한 Karnaugh도를 그리고 X, Y 에 대한 Bool대수식을 써라. 여기에서 De-Morgan 정리는 어떻게 성립되는가?3. 표 3에 의하여 Karnaugh도를 그리고 X, Y 의 Bool대수식을 써라.4. 표 4에 의하여 U, V, W, X, Y의 논리식을 완성시키고 De-Morgan의 정리가성립되는가를 보라.REPORT학 과 : 전자공학과학 번 : 97442032학 년 : 3 학년제출일 : 2001년 10월 10일성 명 : 정 의 영공동실험자 : 이명근, 박지연REPORT학 과 : 전자공학과학 번 : 97442032학 년 : 3 학년제출일 : 2001년 10월 10일성 명 : 정 의 영공동실험자 : 이명근, 박지연

공학/기술| 2001.10.23| 11페이지| 1,000원| 조회(1,101)

부울대수, 전자공학실험, 드모르간, 논리조합회로, De-Morgan

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