jkhgfitfdk 스토어

jkhgfitfdk

개인인증

팔로워0 팔로우

소개

등록된 소개글이 없습니다.

전문분야 등록된 전문분야가 없습니다.

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

18개
전체 판매량

100개
최근 3개월 판매량

0개
자료후기 점수

평균A
자료문의 응답률

-

전체자료 18개

RF Mifare RC531 chip의 기본 특징과 정리

1. Features1. Highly integrated analog circuitry to demodulate and decode card response2. Buffered output drivers to connect an antenna with minimum number of external components3. Proximity operating distance (up to 100mm)4. Supports ISO 14443 A&B5. Supports MIFARE Dual interface card ICs and supports MIFARE Classic protocol6. Supports contactless communication with higher baudrates up to 424 kbaud7. Crypto1 and secure non-volatile internal key memory8. Pin-compatible to the MF RC500, MF RC530 and the SL RC4009. Parallel u-Processor interface with internal address latch and IRQ line10. SPI compatible interface11. Flexible interrupt handling12. Automatic detection of parallel u-Processor interface type13. Comfortable 64 byte send and receive FIFO-buffer14. Hard reset with low power function15. Power down mode per software16. Programmable timer17. Unique serial number18. User programmable start-up configuration19. Bit- and byte- oriented framing20. Independent power supply pins for diginsmitter GND9. NCS : Not Chip Select10. NWR : -11. NRD : -12. DVSS : Digital GND13. D0 ~ D7 : Data bus & Adress bus21. ALE : -22. A0 : -23. A1 : Address Line 124. A2 : -25. DVDD : Digital Power supply26. AVDD : Analog Power supply27. AUX : Auxiliary Output28. AVSS : Analog GND29. RX : Receiver Input30. VMIN : Internal Reference Voltage31. RSTPD : Reset & Power Down31. OSCOUT : Crystal Osillator Output10NWRNot Write : strobe to write data(applied on D0~D7) into the MF RC531 registerR/NWRead Not Write : selects if a read or write cycle shall be performednWriteNot Write : selects if a read or write cycle shall be perfomed11NRDNot Read : strobe to read data from the MF RC531 regitser(applied on D0~D7)NDSNot Data Strobe : strobe for the read & write cyclenDStrbNot Data Strobe : strobe for the read & write cycle13D0Master In Slave Out (MISO), SPI InterfaceD0 ~ D78bit Data BusAD0 ~ AD78bit Address & data bus21ALEAddress Latch Enable : signal to latch AD0 to AD5 into the internal address latchdsFunction의 초기화 상태와 control data의 조합으로 인해 실행Configuring electrical and functional behaviour via a set of configuration bitsMonitoring the state of the MF RC531 by reading status flagFlag를 읽어서 확인1) Dedicated Address busRegister BitUsePageSelectRegister - Address1PageSelect2PageSelect1PageSelect0A2A1A0A2A1A0000Page 0 : Common001Page 1 : Control010Page 2 : Tx011Page 3 : Rx100Page 4 : RF101Page 5 : Config110Page 6 : RFU111Page 7 : Test2) Multiplexed address busInterfacebus typeRegister bitRegister – addressPaging mode1Pageselect2Pageselect1Pageselect0AD2AD1AD0Linear addressing0AD5AD4AD3AD2AD1AD0Address ModeLogical address각각의 logical address는 segment의 시작점과 actual address의 거리를 나타내는 하나의 segment와 offset 으로 구성Linear address진수 표기법으로 나타낸 memory cell들을 지칭하는 값Physical address메모리 칩 안에 있는 memory cell들의 주소7. MEMORY ORGANISAION OF THE EEPROMBlock numberBlock addressByte addressAccess rightsMemory content0000 ~ 0FRProduct information field1 ~ 21 ~ 210 ~ 2Fr/wStart up Register initilisation file3 ~ 73 ~ edRxIRqReceiverA data stream, received from the card, endsIdleIRqCommand RegisterA command execution finishesHiAlertIRqFIFO-bufferThe FIFO-buffer is fullLoAlertIRqFIFO-bufferThe FIFO-buffer is Empty10. 기본 RegisterPageAddressRegister NameFunctionCommand& status0Pageselect the register page1CommandCommand Register- Start & Stop, On / Off2FIFO DataFIFO Register- 64 byte의 In & Output FIFO buffer3PrimaryStatusModem State/IRQ/ERR/LoHiAlert Reg- FIFO buffer status flag4FIFOLengthBuffer length Register- buffer의 길이 설정5SecondaryStatusdiverse status flags6InterruptEnIRQ enable Register- Interrupt Enable/Disable control7InterruptRqIRQ bits Register- Interrupt FlagControl& status8Pageselect the register page9Controlprocessor control- control flag (timer, power saving.)AErrorFlagerror flags showing the error status of the last command executed- error flagBCollPosbit position of the first bit collision detected on the RF-interfaceCTimerValuepreload value of the timerDCRCResultLSBLSB of the CRC Coproce25PreSet 25고정26MfOutSelectMFOUT의 내부 signal을 설정27PreSet 27고정FIFO, Timer & IRQ Configuration28Pageselect the register page29FIFOLevelFIFO의 under / overflow warning level 결정2ATimerClockselects the divider for the timer clock2BTimerControlstart and stop conditions for the timer2CTimerReloaddefines the pre-set value for the timer2DIRqPinConfigconfigures the output stage of pin IRq2EPreSet 2E고정2FPreSet 2F고정RFU30Pageselect the register page31 ~ 37RFUreservedTest control38Pageselect the register page39RFUreserved3ATestAnaSelectselects analog test mode3B~ 3CRFUreserved3DTestDigiSelectselects digital test mode3E~ 3FRFUreserved11. Cryptography1) 정의 : 평문을 해독 불가능한 형태로 변형하거나 암호화된 통신문을 해독 가능한 형태로 변환하기 위한, 원리, 수단, 방법 등을 다루는 기술2) 목적 : 전달하고자 하는 사람 이외에는 암호화된 data를 획득하는 사람에게 조차도 해당 정보를 감춤으로써 프라이버시를 보장함암호화 (Encryption) : 암호화 키(Encryption Key)를 이용하여 평문을 암호문(Ciphertext)로 만드는 것복호화 (Decryption) : 복호화 키(Decryption Key)를 이용하여 암호문을 원래의 평문으로 만드는 것해독 (Cryptoanalysis) : 제 3자가 암호문을 본래의 평문으로 바꾸거나 키를 찾는 것2) 종류대칭키 암호시스ad

공학/기술| 2010.03.09| 19페이지| 5,000원| 조회(1,168)

interface, segment, cipher, PIN, OSCOUT

미리보기

닫기
ATmega128 processor의 총 정리

1. ATmega128의 제원ATmega128 8bit risc microcontroler 16Mhzcisc : acc 기반 연산, 많은 명령어, 속도가 느리다.risc : 레지스터 기반 연산처리, 적은 명령어, 속도가 빠르다.program memory - 128k flash memory : 프로그램 코드 저장. 실행boot 섹션(boot loarder hex저장, ISP이용하기위해) / 응용 섹션(HEX 저장)data memory - 내부 sram 4k, 외부 sram 64k : 프로그램 실행중 발생되는 데이터 저장4k eeprom, 32ea 8bit register : 전원이 나가도 유지되는 데이터 별도 저장포트양방향 8bit I/O port A ~ port F 6개양방향 5bit I/O port G 1개3개의 레지스터에 의해 제어 : DDRx(신호의 방향 결정), PORTx(출력 데이터), PINx(입력 데이터)timer 4개normal : 일반적인 타이머 overflow 시 발생, 상향, 카운트중 clear Xctc : prescaler 기능 사용 0x00 ~ OCRx 일정 값에 따라 출력 반전pwm : 펄스의 duty 조절, OCRx 에 따라 LOW,HIGH 변경phase correct pwm : 0x00 ~ TOP ~ 0x00timer0, timer 2 = 8bittimer1, timer3 = 16bitADC 10bit 8채널아날로그 신호 -> 디지털 신호ADC0 ~ ADC7, 기준 전압 변경 가능INTERRUPT INT0 ~ INT7 8개외부 인터럽트 사용 가능SPI - 동기, full-duplex,master, slave 관계/ss(슬레이브 선택), slk(마스터 = clk 출력, 슬레이브 = clk 입력),mosi(마스터 = clk, 슬레이브 = 데이터 입력), miso(마스터 = 데이터 입력, 슬레이브 = 데이터 출력)TWI - master, slave(7bit, 10bit 주소로 관리)scl(address), sda(data송/수신)USAR USART1 Transmit DataPORTD4 -> ICP1, timer/counter1 input Capture PinPORTD5 -> XCK1, USART1 external Clock input/outputPORTD6 -> T1, timer/counter 1 clock inputPORTD7 -> T2, timer/counter 2 clock input5) PORTE- 타이머/카운터나 와부인터럽트 또는 USART0 직렬통신 포트. 아날로그 비교기, ISP 기능을 하는 신호들로 동작PORTE0 -> PDI/RXD0, programming data input or USART0 Receive DataPORTE1 -> PD0/TXD0, programming data ouput or USART1 Transmit DataPORTE2 -> AIN0/ACK0 , Analog comparaor positive input or USART0 external Clock input/outputPORTE3 -> AIN1/OC3A, Analog comparator negative input or ouput compare and PWM ouput A for timer/counter3PORTE4 -> INT4/OC3B, external interrupt 4 input or output compare and PWM output B for timer/counter3PORTE5 -> INT5/OC3C, external interrupt 5 input or output compare and PWM output C for timer/counter3PORTE6 -> INT6/T3, external interrupt 6 input or timer/counter3 clock inputPORTE7 -> INT7/ICP3, external interrupt 7 input or timer counter3 inputcapture pin6) PORTF- A/D 컨버터나 JTAG 인터페이스 기능을 위한 신호들 Enable② EIMSK - 외부 Interrupt Enable③ EICRA, EICRB - 트리거 신호 설정00Low level01(reserved)10falling Edge11Rising Edge④ EIFR - 외부 Interrupt Flag2009.2.12 김남희4. ATmega128 Timer1. 8bit-Timer (Timer0 , Timer2)- Clear timer, Compare Match (Auto Reload)- Overflow & Compare match Interrupt- 내부 CLK를 Prescaler 동작 or 외부 CLK로 동작 카운터 기능(1) Register1) TCCR0/2 레지스터- TCCR0/2는 Timer의 동작모드를 설정, Prescaler 세팅bit 7 : PWM 모드가 아닐 때 사용, set 되면 OCR0/2에 출력bit 6, 3 : Timer의 동작 모드 설정WGM01WGM00동작 모드00Normal01Phase Correct PWM10CTC11Fast PWMbit 5, 4 : Timer의 Output Setting동작 모드COM01COM00특 징non - PWM(Normal, CTC)00normal Port(OC0 X)01CTC, OC0 토글10CTC. OC0 Clear11CTC, OC0 SetFast PWM00normal Port(OC0 X)01Reserved10OCR0 = ClearTOP = Set11OCR0 = SetTOP = ClearPhase Correct PWM00normal PORT(OC0 X)01Reserved10OCR0 = Clear (Up)OCR0 = Set (Down)11OCR0 = Set (Up)OCR0 = Clear (Down)Timer0 bit 2, 1, 0 : Clock Select Bit Timer2 bit 2, 1, 0 : Clock Select BitCS02CS01CS00동 작CS22CS21CS20동 작000No Clock000No Clock001CLK001CLK010CLK / 8ut발생- clk 분주(Timer0 N = 1, 8, 32, 64 , 128 , 256 , 1024)(Timer2 N = 1, 8, 64, 256, 1024)4) Phase Correct PWM- Dual Slope Operation (0x00 ~ 0xFF, 0xFF ~ 0x00)- TCNT0/2 와 OCR0/2의 값이 일치 할때 Up or Down 카운터 동작 시 OC0/2 핀에 Output 발생- clk 분주(Timer0 N = 1, 8, 32, 64 , 128 , 256 , 1024)(Timer2 N = 1, 8, 64, 256, 1024)2. 16bit-Timer(Timer1, Timer3)-각 각 3개의 PWM출력 및 CTC기능 보유 (OC1A, OC1B, OC1C, OC3A, OC3B, OC3C)- Prescaler (1, 8, 64, 256, 1024)- 0x0000 ~ 0xFFFF 카운트(1) Register1) TCCR1A / TCCR3A : Timer1, Timer3의 동작모드를 설정, Prescaler 세팅bit 1, 0 : TCCR1B, TCCR3B의 WGM2, WGM3과 같이 Timer1/3의 동작 모드 SettinngModeWGMn3WGMn2WGMn1WGMn0동작 모드TOP00000Normal0xFFFF10001Phase Correct PWM 8-bit0x00FF20010Phase Correct PWM 9-bit0x01FF30011Phase Correct PWM 10-bit0x03FF40100CTCOCRnA50101Fast PWM 8-bit0x00FF60110Fast PWM 9-bit0x01FF70111Fast PWM 10-bit0x03FF81000Phase & Frequncy Correct PWMICRn91001Phase & Frequncy Correct PWMOCRnA101010Phase Correct PWMICRn111011Phase Correct PWMOCRnA121100CTCICRn131101Reserved-141110Fastt Enable8) ETIMSK : Timer3 설정bit 5 : set시 Timer3 Input Capture Enablebit 4, 3, 1 : set시 Timer3 CTC Interrupt Enablebit 2 : set시 Overflow Interrupt Enablebit 0 : Timer1-C CTC Interrupt Enable9) TIFR : Interrupt Flag 저장bit 5 : Timer1 Input Capture Flagbit 4 : Timer1-A CTC Flagbit 3 : Timer1-B CTC Flagbit 2 : Overflow Flag10) ETIFR : Timer3 Interrupt Flag 저장bit 5 : Timer3 Input Capture Flagbit 4 : Timer3-A CTC Flagbit 3 : Timer3-B CTC Flagbit 2 : Overflow Flagbit 1 : Timer3-C CTC Flagbit 0 : Timer1-C CTC Flag(2) 동작 모드1) normal mode : 0x0000 ~ 0xFFFF2) CTC mode : 4번 모드 - TCNTn 값이 OCRnA 값과 같을 때 Interrupt12번 모드 - TCNTn 값이 ICRn 값과 같을 때 Interrupt3) Fast PWM :4) Phase Correct PWM :5) Phase & Frequency Correct PWM0x0000 ~ TOP → TOP ~ 0x0000TCNTn 값은 OCRnx와 같을 경우 Up-Counting 일 때 OCnx ClearDown-Counting 일 때 OCnx SetPhase Correct PWM과 다른점 : TOP설정이 OCnx, ICnx만 가능TCNTx 값이 TOP일 때 가 아닌 TCNTx값이 0x0000이 될 때 입력PWM파형이 완벽히 대칭됨5. ATmega128 A/D Converter- 10bit 8채널- 1 Input Channel, 7 Differntial Input Channel

공학/기술| 2010.03.09| 24페이지| 5,000원| 조회(1,146)

레지스터, 포트, 명령어, 아트메가, microcontroler

미리보기

닫기
ARM9 의 특징및 구조,

ARM 9 Processor1. 특징1) ARM7 core의 성능을 개선2) 5단계 Pipeline : Fetch, Decode, Execute, Memory, Write※ ARM7 Pipeline : Fetch, Decode, Execute※ pipeline - process의 빠른 처리를 위해 어떤 하나의 operation이 완료되기 전에 그 다음 operation을 진행시키는 방식- 각 스테이지가 동시에 서로 다른 데이터를 처리- 이때 각 스테이지에서 수행된 연산 결과는 다른 스테이지로 연속적으로 넘어가게되어 데이터가 마지막 스테이지를 통과하게 되면 최종적인 연산 결과를 얻음ARM7Fetch : 명령어를 메모리에서 읽어서 레지스터(instruction pipeline register)로 옮긴다Decode : 명령어를 해독해서 다음 단계에서 필요로 하는 제어 신호들을 생성한다.Execute : 명령어를 실행한다.ARM 9Fetch : 명령어를 메모리에서 읽어서 instruction pipe에 옮긴다.Decode : 명령어를 해독해서 다음 단계에서 필요로 하는 제어 신호들을 생성한다Execute : 명령어를 실행한다.Memory : data memory가 필요하게 될 때 accesse 된다.Write : 명령어를 실행한 결과가 register에 저장된다.3) Instruction Cache와 Data Cache를 분리한 Harvard 구조.※ Harvard Architecture- data 메모리와 프로그램 메모리가 분리되어 각각의 address와 data bus를 가지고 있는 구조.- 명령어를 위한 메모리 인터페이스와 데이터를 위한 메모리 인터페이스가 분리- 명령어를 읽을 때 데이터를 읽거나 쓸 수 있어 성능이 우수- 버스 시스템이 복잡하여 설계가 복잡 4. ARM9, ARM10, XScale 등Von – neumann Architecture- data 메모리와 프로그램 메모리가 구분되어있지 않고 하나의 버스를 가지고 있는 구조.- 명령어와 데이터를 위한 메모리 인터페이스가 하나- 명령어를 읽을 때 데이터를 읽거나 쓸 수 없다- IBM 계열 PC(개인용 PC), ARM7 등2. Register 구조1) Program status register (CPSR, SPSR)- Program status register는 가장 최근에 수행된 ALU operation의 결과에 대한 정보(condition code flags)를 저장함.- interrupt disable 여부, operating mode, operating state에 대한 정보도 함께 가지고 있음.- CPSR은 현재 상태 정보를 담고 있으며, 다른 하나인 SPSR은 현재 operating mode로 변경되기 직전의 상태 정보를 담고 있음Mode bitsM[4:0]Mode10000User10001Fast interrupt10010Interrupt10011Supervisor10111Abort11111System11011Undefined2) ARM State Register- banked register : 같은 이름으로 접근하지만 해당 operating mode 일때 다른 operating mode 일 때와는 다른 독립적인 값을 가짐.- Register r13은 일반적으로 stack point(이하 SP)로 사용하며, register r14는 함수 호출(BL 또는 BLX instruction 사용) 시 복귀할 주소를 저장하는 link register(이하 LR)로 사용- register r15는 다음에 수행할 instruction 주소를 저장하는 program counter(이하 PC)로 사용- FIQ mode일 경우는 특별히 register r8~r12는 banked register, FIQ mode에서 수행되는 FIQ handler는 진입할 때 이전 register 값을 저장했다가 복귀할 때 register를 이전 값으로 되돌리는 작업을 해 줄 필요가 없다. 때문에 FIQ handler는 원하는 작업을 IRQ handler에 비해 빠르게 처리 가능함.3) ExceptionExceptioin은 오류가 발생했거나 외부 장치의 요청(interrupt)이 들어와서 현재 수행중인 프로그램을 잠시 멈추고 발생한 오류 또는 요청(interrupt)을 먼저 처리하는 상황을 의미함.이 exception handling은 ARM state에서만 가능하기 때문에, exception handler는 ARM instruction set으로 작성해야 함Exception이 발생하면 다음과 같은 과정을 거쳐 exception을 처리하는 exception vector가 실행1.PC를 LR에 복사2.CPSR을 SPSR에 복사3.Operating mode 변경4.Operating state를 ARM state로 변경5.필요에 따라 interrupt을 disable 시킴6.PC를 해당 exception vector 주소로 변경Exception 처리가 끝나면 다음과 같은 과정을 거쳐 다시 exception이 발생하기 직전에 수행 중이던 프로그램으로 복귀함.1.LR에 저장된 값을 참조해 PC 값 복원2.SPSR에 저장된 값으로 CPSR 복원• ResetnRESET signal에 low 신호가 들어오면 발생, 시스템을 reset 시키기 위해 사용.• FIQnFIQ signal에 low 신호가 들어오면 발생, FIQ를 처리하기 위해 사용.• IRQnIRQ signal에 low 신호가 들어오면 발생, IRQ를 처리하기 위해 사용.• Abort메모리 접근에 실패했을 때 발생.Prefetch Abort (이하 PABT)메모리에서 실행할 instruction을 가져오는(prefetch) 단계에서 문제가 생기면 이 exception이 발생.Exception이 발생하는 시점은 메모리에 접근을 시도한 시점이 아니라 문제의 instruction이 pipeline의 execute stage에 도달했을 때 발생함.Data Abort (이하 DABT)메모리에서 데이터를 가져올 때 문제가 생기면 이 exception이 발생. 이 exception은 메모리에 접근을 시도한 시점에서 발생.• SWISWI instruction을 사용해 소프트웨어가 직접 발생시킵니다. 주로 supervisor mode 권한을 얻기 위해 사용합니다. 운영체제가 주로 사용합니다.• Undefined instruction정의되지 않은 instruction을 실행하려 할 때 발생합니다.

공학/기술| 2010.03.09| 6페이지| 5,000원| 조회(933)

암, arm, ARM9, 코어텍스, 암9, 코어택스, coretex

미리보기

닫기
ARM7 특징 및 구조

ARM 7 Processor1. 특징1) 32Bit RISC Processor- 32bit data bus와 32bit address bus 제공- register 기반의 연산 처리, 적은 명령어로 속도가 cisc보다 빠르다.2) Big / Little endian mode 지원- 인텔 계열의 CPU에서 memory에 여러 byte를 저장할 때, 하위 byte가 먼저 오고 상위 byte일수록 뒤로 오는데 이런 형태를 Little Endian이라고 한다. 모토롤라 계열의 CPU에서는 최상위 byte가 먼저 오는 방식이 Big Endian이다.3) High Performance RISC- 25MHz의 clock을 사용 할 때 약 17MIPS가 나온다.4) Fast Interrupt Response- 일반적인 Interrupt 와 Interrupt 처리를 빠르게 해 줄 수 있는 FAST Interrupt 기능이 있다. 3 개의 register를 별도로 제공해서, Interrupt 처리 루틴에서 register를 저장,복구하는 시간을 줄일 수 있다.5) Excellent high level language support- C나 다른 언어에서 일반적으로 사용하는 기능들을 바로 구현할 수 있는 명령어들이 제공된다.Ex) count++; temp--;6) Simple & Powerful Instruction Set- ARM의 명령어는 그 종류가 적으면서도, 다양하게 적용시킬 수 있는 특징이 있다.2. ARM7의 구조register와 32bit 연산이 가능한 ALU, Booth’ s곱셈기, Address Incrementer 등이 있다.- The read and write data register blocks- The instruction decoder and control logic- The multi-port register bank- The Booth’ s multiplier- The barrel shifter- The Arithmetic Logic Unit ALU The address register and address incrementer1) register- 31개의 32bit register가 있다. 동작모드에 따라 6개의 Status register를 갖는다.2) ALU- 32Bit 연산이 가능한 ALU가 제공된다. ALU의 한쪽입력은 Barrel Shifter로 연결되어 있어서 ALU의 인수 하나는 register에서 바로 들어오고, 다른 하나는 register나 bus에서 Barrel Shifter를 거쳐 입력되도록 되어있다.3) Booth's 곱셈기- 곱셈 기능을 제공하는 32비트 Booth’ s 곱셈기가 있다.곱셈기는 32bit 연산을 지원하며, 32비트의 두 입력을 곱하여 결과가 32bit를 넘더라도 넘는 부분은 버리고 32bit만을 남긴다.4) ExceptionARM7에서 FIQ(Fast Interrupt reQuest)와 IRQ (Interrupt reQuest), Abort, Software Interrupt,Undefined Instruction Trap의 5가지 Exception 이 있다. 이들 각각의 Exception이 발생하면 CPU는 대응하는 동작모드로 전환된다.3. 동작 모드ARM7에는 7가지의 동작 모드가 있다. User Mode, FIQ Mode, IRQ Mode, Supervisor Mode, Abort Mode, Undefined Mode, System Mode가 있다. User Mode는 표준 사용자 mode라고 부르며, 나머지 6개 Mode는 Privileged mode라고 분류된다. 각각의 mode 마다 따로 stack point가 존재 한다. (User & system mode는 같은 stack을 사용)※ privileged mode- IRQ나 FIQ 등의 interrupt의 사용 유무를 직접 설정 가능- 스스로 mode를 변경 가능 (un-privileged mode는 변경 불가능)출처: HYPERLINK "http://recipes.egloos.com/4985227" t "_blank" ARM 동작 Modes - 나는 어느 mode를 써야 하나User Modeapplication을 수행할 때의 processor의 동작 모드ARM processor의 동작 모드 중 유일하게 un-privileged 모드로 memory나 I/O장치와 같은 시스템 자원을 사용하는데 제한이 있다.FIQ Mode-빠른 인터럽트의 처리를 위한 processor의 동작 모드IRQ Mode-일반적으로 사용되는 인터럽트를 처리하기 위한 processor의 동작 모드Supervisor Modesystem 자원을 관리할 수 있는 processor의 동작 모드operating 시스템의 커널이나 드라이버를 처리하는 모드reset이나 소프트웨어 인터럽트가 발생하면 ARM은 supervisor 모드가 된다.Abort Mode명령이나 데이터를 메모리로부터 읽거나 쓸 때 오류를 발생하면 ARM은 abort 모드가 된다.Abort는 외부의 메모리 제어기에서 발생 된다.Undefined ModeARM7에 정의되어 있지 않은 명령어를 만났을 경우 수행되는 processor의 동작 모드.System ModeUser Mode와 동일한 용도로 사용되지만 privilege Mode이다.

공학/기술| 2010.03.09| 4페이지| 1,000원| 조회(457)

암, arm, ARM7, arm core

미리보기

닫기
국내외 해저케이블조사

1. 해저케이블(Fiber Cable)의 정의해저 케이블이란 대륙과 대륙, 육지와 섬 등과 같이 바다를 사이에 두고 격리된 두 지점 사이의 통신을 위해 해저에 부설되는 케이블이다. 해저케이블은 해저에 부설되기 때문에 어업활동이 활발한 지역에서는 선박의 닻이나 어구(漁具) 등에 의해 케이블이 손상되기 쉽고 해류나 파랑(波浪)에 의한 해풍사태, 해저면과의 마찰 등 자연현상에 의해서도 케이블이 손상되므로 이를 막기 위하여 일반적으로 외장(外裝) 케이블을 사용한다.2. 해저케이블의 역사.전선을 해저에 부설할 때 전선을 바닷물로부터 보호하는 것이 무엇보다도 중요하기 때문에 해저 전선용 절연물의 개발이 큰 과제였다. 1843년 말레이시아 반도에서 생산된 수액으로 만든 물질이 절연성 및 가공면에서 우수한 성질을 가진 것이 발견된 이래 절연물에 대한 연구가 급진전, 1850년 이 절연물을 사용한 해저 전신 케이블이 세계 최초로 영국과 프랑스간의 도버 해협에 부설되었다.그러나 이 전신 케이블은 어구 등과 같은 기구에 의해 종종 절단되는 사고가 발생, 새로운 케이블을 개발하여 1851년 재차 도버 해협에 해저 케이블을 부설하였다. 그러나 전신용 해저 케이블도 1924년 대서양 횡단 케이블 부설을 끝으로 종료의 막을 내렸다.그 후 전화 통신이 가능한 해저 동축케이블이 개발되었는데, 1956년 세계최초로 대양 횡단 해저 케이블인 제일 대서양 횡단 케이블(TAT-1)이 미국과 영국간에 부설되었으며, 1964년에는 일본과 미국간에 제일 태평양 횡단 케이블(TPC-1)이 부설되었다. 그러나 동축케이블은 그 전기적 특성 때문에 전송용량이 늘어남에 따라 케이블 사이즈가 커지면서 전력 손실이 증가, 중계기의 간격이 짧아질 수밖에 없게 되자 새로운 통신기술 개발의 필요성이 제기되었다. 대용량이면서도 손실이 적은 광파이버를 해저 케이블로 대체하는 연구가 1970년대 후반부터 미국.영국.프랑스.일본 등에서 시작되었다.그로부터 약 10년이 지난 1986년 국제간 해저 광케이블이 세계 최초로 영국과 벨기에간에 부설되었다. 1988년에는 대서양 횡단 해저 광케이블이 해저 케이블로서는 처음으로 해중 분기 도입에 의해 미국.영국.프랑스 3국간에 부설되었고, 태평양에도 1988년부터 1989년에 걸쳐 일본과 괌 및 미국간을 해저 광케이블로 연결하였다.3. 해저 케이블 통신 시스템 구성해저 케이블 통신 시스템은 해저 케이블과 해저 중계기로 구성된다. 해저 케이블은 바다 밑 8,000미터에 부설되는 경우도 있어 육상 케이블에 비해서 내 수압이 높고 장력이 강해야 하는 등 엄격한 조건을 충족시켜야 한다.해저 케이블은 케이블이 절단되거나 해저 중계기가 고장이 나면 회선을 교체하거나 복구하기 위해 케이블 부설 선박을 동원해 수리해야 하기 때문에 많은 비용이 들 뿐더러 장기간에 걸친 통신 서비스를 하지 못하게 된다. 따라서 해저 중계기를 포함한 해저 전송로는 매우 높은 신뢰도가 요구된다.그림은 대표적인 해저 광케이블 구조를 보여주고 있는데, 해저 광케이블중앙에는 6~8개의 광파이버가 들어 있고, 어구 등이나 최대 800기압의 수압과 부설 시에 가해지는 장력에도 견디어낼 수 있도록 설계되어 있다.바다 밑에서의 케이블 중량은 약 0.5t 매 km 정도이기 때문에 수심 8,000m바다 밑에 케이블을 부설할 경우 4t의 힘이 케이블에 가해지게 되기 때문에 통상 해저 광케이블의 강도는 10t 이상으로 설계되어 있다.4. 우리나라를 중심으로 한 해저 광케이블현황유선 방식인 국제 해저 광케이블은 무선 방식인 위성통신과 함께 국제통신의 중요한 통신수단으로 쌍벽을 이루어 왔다. 1990년대 들어 급증하는 국제통신 수요에 대처하기 위해 전세계적으로 수많은 해저 광케이블이 부설되었다. 특히 폭증하는 인터넷 등 멀티미디어 수용을 충족시키기 위해 장거리 광전송 기술의 급속한 발전과 더불어 국제 해저 광케이블은 저렴한 회선 가격으로 고품질의 대양량 서비스를 제공할 수 있는 강력한 수단이 되고 있다.우리나라에서 본격적인 국제 해저 케이블은 1980. 11. 28 일 개통된 한국 부산과 일본 하마다간을 연결하는 동축케이블인 JKC (Japan-Korea Cable) 제1국제 케이블이라 할 수 있다. 총 연장 286km 의 36Mbps 의 용량인 JKC 케이블은 기술의 발전에 따라 1997년 6월 30 일 운용을 중단하고 서울대학교에 기증되어 해저 학술 연구용으로 사용되어 지고 있다.최초의 국제 해저 광 케이블인 한국 - 일본 - 홍콩을 연결하는 전화회선 3,780 회선급의 280Mbps 시스템인 HJK(Hong Kong-Japan-Korea) 제2국제 케이블이 1990년에 개통되어 국제통신의 일익을 담당하다가 광통신 기술의 급격한 발전으로 2004년 6월 30일 운용을 중단하였다.북방외교추진의 일환으로 대공산권과의 경제 교류 활성화 등에 대비하여 한국 부산 - 러시아 나호드카 - 일본 나오에츠를 연결하는 RJK (Russia-Japan-Korea) 제3국제 케이블을 1995년 1월 개통하여 운용중에 있다.또한 한중수교에 따른 중국과의 통신수요 증가에 따라 태안과 중국의 청도를 연결하는 560Mbps 급의 CKC (China-Korea Cable) 제4국제 케이블이 1996년 1월에 개통하여 운용중에 있다.아시아의 주요 9 개국 ( 한국 - 일본 - 홍콩 - 대만 - 필리핀 - 말레이시아 - 인도네시아 - 태국 - 싱가폴 ) 을 연결하는 총연장 12,083km 의 Fiber Pair 당 5Gbps 용량을 가진 APCN(Asia Pacific Cable Network) 제5국제 케이블이 1997년 1월 개통되어 아시아 태평양 지역에서 중요한 국제통신망으로서 역할을 다하고 있으며 특히 아 . 태지역의 경제성장으로 인한 급증하는 국제통신 수요로 트래픽이 집중되는 구간에 병목현상이 발생되어 한국 - 일본 , 한국 - 홍콩구간등 총 5 개 구간을 10Gbps 로 2000 년 3 월 용량을 확장시켜 운용중에 있다최초의 사설망인 한국 , 중동 , 유럽등 13 개국을 연결하는 FLAG(Fiber Optic Link Around the Globe) 제6국제 케이블이 한국 거제에 육양되어 1997년 4월 개통되었고 우리나라에서 유럽까지 33 개국을 연결하는 세계 최장의 39,000km 인 20Gbps 용량의 Sea-Me-We 3(South East Asia - Middle East - Western Europe 3) 제7국제 케이블이 거제에 육양 2000 년 3 월 개통됨으로서 한국에서 동남아를 거쳐 유럽의 거의 모든 국가를 하나의 해저 케이블망으로 연결하는 해저 케이블항 사업이 완료되었다.그동안 우리나라에서 미국과 연결하자면 일본을 경유하여 왔으나 한국 , 일본 , 중국 , 대만과 미국을 직통으로 연결하는 우리나라 최초의 태평양 횡단 케이블인 CUCN(China-US Cable Network) 제8국제 케이블을 2000년 1월 개통하여 2000 년대의 인터넷, 디지털, 데이터 통신, 광대역 멀티 미디어 서비스 등을 제공하고 있으며 Fiber Pair 당 20Gbps 용량의 총 80Gbps 시스템으로 총연장 30,444km 의 환형망으로 구성되어 케이블 고장시 시스템내 자동복구가 가능한 시스템이다.또한 기존의 APCN 만으로는 회선수요에 한계가 있어 한국을 비롯한 아시아 8 개국을 환형망으로 연결하는 설계용량 2.5Tbps 의 APCN 2 (Asia Pacific Cable Network 2) 케이블이 2001년 12월 개통되어 운용중에 있고 지난 2002 년 한일간 월드컵을 대비하여 한국 부산과 일본의 후쿠오카와 키타큐슈를 연결하는 총연장 500km, 12 개 페어 해저 광케이블을 사용하고 1 개 광페어당 24 개의 10Gbps 파장을 전송할 수 있는 고밀도 파장분할 다중화 방식인 DWDM(Dense Wavelength Division Multiplex) 을 채택하여 최대 2.88Tbps 급 용량을 전송할 수 있게 되었다.이외에도 싱가폴의 C2C AsiaPac Pte Ltd 이 최대 주주로서 아시아 지역을 연결하는 사설 케이블망인 C2C (City to City) 시스템이 부산에 육양되었으며 길이 17,000km, DWDM 방식 , 회선용량 7.68Tbps 로 2001 년 12 월 개통되어 국내에 서비스를 제공하고 있고 , 홍콩의 Asia Netcom 사가 최대주주인 EAC (East Asia Crossing) 시스템이 태안에 육양되어 있고 길이 19,500km 회선용량 80Gbps 으로 2.5Tbps 까지 증설 가능하고 DWDM 방식이며 2001 년 11 월 준공되어 국내에 서비스를 제공하고 있다.케이블명건설구간용량(bps)확보 회선수건설 거리(km)개통 시점제 1케이블(JKC)한국 - 일본36M1,50028680년 11월97년4월 중단제 2 케이블(HJK)한-일-홍콩230M3,340

공학/기술| 2008.12.09| 5페이지| 1,500원| 조회(919)

케이블, 광케이블, 해저케이블

미리보기

닫기