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SingleLayerNeuralNet

Single Layer Neural Net.Pattern ClassificationPattern 어떤 객체를 정량적으로 표현한 것 spatial pattern (공간 패턴) 공간적 분포에 의해서만 특성이 결정. 문자, 사진 temporal pattern (시변 패턴) 시간에 따라 특성이 변함. 음성 신호, EKG 파형 Transducer 분류하고자 하는 실제의 데이터를 획득하여 뉴로 컴퓨터가 처리가 용이한 형태로 변환하는 기능 Pattern Vector패턴의 유형(a) 공간 패턴 (b) 시변 패턴패턴 분류 시스템Pattern Vector 공간 벡터 각각의 화소 값 : x1, x2,......, xp 시변 벡터 주기적인 시간 간격으로 표본화 한 값 : f(t1), f(t2),......., f(tp) Feature Extraction(특징 추출기) 패턴 벡터를 입력 받아 패턴 분류에 중요한 특징 부분만 선택 특징 벡터 : x = [x1, x2, x3, ........, xn]단층 신경망을 이용한 패턴 분류기최대 출력 ymax를 선택판별 함수판단면(decision surface) 유사한 특징을 갖는 패턴들은 인접한 영역에 분포되어 하나의 클러스터를 형성 상이한 특징을 갖는 패턴들은 다른 영역에 또 다른 클러스터를 형성 특정한 분리면을 이용하여 클러스터들을 분리시킨다면 패턴 분류 가능 1차원 패턴 공간 판단면이 점 2차원 패턴 공간 판단면이 직선 : w1 x1 + w2 x2 + b = 0 n차원 패턴 공간 : n차 하이퍼평면(hyperplane) w1 x1 + w2 x2 + + wn xn+ b = 0판별 함수매트릭스 형태로 표현1차원 패턴 공간판별 함수2차원 패턴 공간판별 함수판별 함수(discriminant function) 판단면을 정의하는 함수 d(x) 어떤 패턴 x에 대하여 다음과 같은 조건이 성립한다면 x는 그룹 k에 속한다 dk ( x ) dj ( x ) j  k, j = 1, 2,  ,R 만약, 2개의 클러스터로 분류하는 경우의 판단면 : d1 ( 0 B [ 0 1 ] 1 C [ 1 0 ] 1 D [ 1 1 ] 0 ①, ②, ③, ④ 등 어떠한 하나의 직선으로도 분류가 불가능. 이러한 기능을 하는 단층 신경망의 설계도 역시 불가능. 선형 분리 가능(linear separable) 선형 분리 불가능(linear non-separable)Hebb NetHebb Net 순방향 단층 신경망 구조 “상호 연결된 두 뉴런이 동시에 활성화 되면 연결강도가 커진다”  wij =  yi xi 최초로 개발된 가장 단순한 Hebb 학습법을 이용 초기 연결강도는 0 또는 작은 값 양극성 데이터를 사용하면 성능 향상 학습 패턴쌍 : ( x1, d1), ( x2, d2),  ( xp, dp) 목표치를 알고 있는 경우 이를 사용  wij =  di xi  wk =  x = dx wk+1 = wk + wk = wk +dxHebb Net응용 단계에서의 처리 과정 NET = xwT y = f`(NET)Hebb NetStep 1 : Initialize weights and counter w ← 0 or small random value p ← number of training pattern pairs k ← 1 Step 2 : For each training pattern pair (x, d) do Step 3 - 4 until k = p Step 3 : Update weights  w ← dk xk w ← w +  w Step 4 : Increase counter and goto step 2 k ← k + 1 Step 5 : If stop condition is satisfied, stop else, k ← 1 and goto Step 2Hebb NetOR 연산을 위한 Hebb Net(이진 데이터) 입력 패턴 목표치 x1 x2 1 d A [ 0 0 0 ] 0 B [ 0 1 1 ] 1 C [ 1 0 1 ] 1 D [ 1 1 1 ] 1Hebb NetOR 연산을 위한Hebb Net(양극성 데이터) 입력 패턴 목표치 x1 패턴쌍 ( x4, d4 )에 의한 학습 결과는,  w4 = d4 x4 = [ 1 1 1 ] w5 = w4+  w4 = [ 2 2 2 ] 이므로, w5에 의한 분리선은 w4의 경우와 동일x1 + x2 +1 = 0Hebb Net패스 2 ( x1, d1 )에 의한 학습 결과 : w6 = [ 3 3 1 ] ( x2, d2 )에 의한 학습 결과 : w7 = [ 2 4 2 ] ( x3, d3 )에 의한 학습 결과 : w8 = [ 3 3 3 ] ( x4, d4 )에 의한 학습 결과 : w9 = [ 4 4 4 ]Hebb NetHebb Net의 학습에 양극성 데이터를 사용하면 학습이 진행될수록 연결강도의 값은 증가하지만 원하는 목적대로 학습이 이루어짐 연결강도의 최대값을 정하여 이 값을 넘지 않는 범위에서만 학습을 반복 만약, 연결강도의 최대값을 4라고 가정 학습 결과는 w1 =4 , w2 = 4, b = 4 이므로 OR 연산이 가능한 Hebb Net그림.Hebb Net학습이 완료된 그림과 같은 Hebb Net를 이용하여 OR 연산 검증 먼저, 패턴 [ -1 -1 ]을 입력할 경우 뉴런의 입력 가중합 NET 및 출력 y는 패턴 [ -1 1 ]을 입력할 경우 :Hebb Net패턴 [ 1 -1 ]을 입력할 경우 : 패턴 [ 1 1 ]을 입력할 경우 : 따라서, Hebb Net의 학습이 정확히 이루어져서 OR 연산이 가능Perceptron1958년 F. Rosenblatt가 제안 수용층, 연합층, 반응층의 3계층 형태 수용층 외부의 이진 입력을 받아들여서 연합층에 전달하는 기능 수용층과 연합층간의 연결강도는 +1 , 0, -1의 값으로 랜덤하게 고정 연합층 수용층으로 부터의 입력을 반응층에 전달하는 기능 연합층과 반응층간의 연결강도 w는 변경 가능한 값. 반응층 연합층으로 부터의 입력 가중합 NET를 구하여 양극성 활성화 함수에 의해 최종 출력 y를 내보내는 기능Perceptron퍼셉트론의 입력 가중합 f`(NET)와 출력 y NET = xwTPerceptron연합층에서 반응rning rate α (0 α≤1) Step 3 : For each training pattern pair (x, d) do Step 4-7 until k = p Step 4 : compute output Step 5 : Compare output and desired output If y = d , k  k + 1and goto Step 3 Step 6 : Update weights wk   (dk - yk) xk w  w + w Step 7 : Increase counter and goto Step 3 k  k + 1 Step 8 : Test stop condition If no weights changed in Step 3-7, stop else, k  k + 1 and goto Step 3PerceptronOR 연산을 위한 퍼셉트론의 설계(양극성 데이터) 입력 목표치 x1 x2 1 d A [ -1 -1 1 ] -1 B [ -1 1 1 ] 1 C [ 1 -1 1 ] 1 D [ 1 1 1 ] 1 초기 연결강도 w1 = [ 0.2 0.1 -0.1], 학습률  :1, 임계치 T: 0.Perceptron패스 1 학습입력패턴 x1 [ -1 -1 1 ]Perceptron학습 입력 패턴 x2 [ -1 1 1 ] W3 = W2 + W2 = [0.2 0.1 -0.1] + [-2 2 2] = [-1.8 2.1 1.9] 판단 경계선 : -1.8x1 + 2.1x2 + 1.9 = 0-1.8x1 + 2.1x2 + 1.9 = 0Perceptron학습 입력 패턴 x3 [ 1 -1 1 ] 판단 경계선 : 0.2x1 + 0.1x2 + 3.9 = 0Perceptron학습 입력 패턴 x4[ 1 1 1 ]Perceptron패스 2 ( x1, d1 )에 의한 학습 결과 : w6 = [ 2.2 2.1 1.9 ] ( x2, d2 )에 의한 학습 결과 : w7 = [ 2.2 2.1 1.9 ] ( x3, d3 )에 의한 학습 결과 : w8 = [ 2.2 2.1 1.9 ] ( x4,의 최대 고유값의 1/2보다 적은 값을 선택 일반적으로  = 0.1 정도의 값을 사용하면 무난ADALINEStep 1 : Initialize weights and counter w ← small random value p ← number of training pattern pairs k ← 1 Step 2 : Set learning rate  (= 0.1) Step 3 : For each training pattern pair (x, d) do Step 4-7 until k = p Step 4 : Compute output y = NET = xk (wk )T Step 5 : Compare output and desired output If y = d, k ← k + 1 and goto Step3 Step 6 : Update weights  w =  (dk - yk) xk w = w +  w Step 7 : Increase counter and goto Step 3 k ← k + 1 Step 8 : Test stop condition If maximum of w tolerance in Step 4-7, stop else, k ← 1 and goto Step 3ADALINE응용 단계 : 양극성 계단 함수를 활성화 함수로 사용ADALINEOR 연산을 위한 ADALINE의 설계(양극성 데이터) (a) 학습률 0.1인 경우 (b) 학습률 0.2인 경우 입력 목표치 x1 x2 1 d A [ -1 -1 1 ] -1 B [ -1 1 1 ] 1 C [ 1 -1 1 ] 1 D [ 1 1 1 ] 1 초기 연결강도는로 설정한 다음 신경망을 w1 = [ 0.1 0.1 0.3 ]학습.ADALINE(a) 학습률  = 0.1인 경우 입력 연결강도 변화량 차기 연결 강도 x1 x2 1  w1  w2  b w1 w2 b 패스 1 -1 -1 1 0.110000 0.110000 -0.110000 0.210000 0.210000 0.190000 -1 1 1 -0.081000 0how}

공학/기술| 2005.06.08| 49페이지| 1,000원| 조회(197)

인공지능, 컴퓨터구조, 메모리구조

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메모리구조

메모리 구조발표자 서양환(20002632) 임 혁(20002652)메모리 계층기억장치 주기억장치 CPU와 직접 통신하는 기억장치 현재 사용중인 정보가 저장되어있다. 보조기억장치 주기억장치가 하는 일을 제외한 모든 정보를 저장 메모리 계층시스템 속도가 느리나 용량이 큰 보조 메모리장치로부터 비교적 속도가 빠른 주기억장치, 용량은 적으나 고속도의 프로세서에 접근할 수 있는 빠른 버퍼 메모리 등의 모든 기억장치로 구성I/O processorMain memoryCache memoryC P UMagnetic tapesMagnetic disks컴퓨터 시스템의 메모리 계층캐시 메모리 주기억장치의 접근시간과 프로세서 논리회로와의 속도차이를 줄이기 위해 사용 프로세서 논리회로의 전파지연(Propagation Delay)과 비슷한 접근시간을 갖는 메모리를 주기억장치와 CPU 사이에 둔다 현재 수행되는 프로그램의 일부와 자주 사용되는 임시 데이타 저장 버퍼라 불리기도 한다 메모리를 계층구조로 나타내는 이유 입출력의 경제성 때문 메모리의 저장용량이 커짐에 따라 2진 정보를 저장하기 위한 비트당 비용은 감소하지만 메모리의 접근시간이 길어진다 전체 메모리 시스템의 가격을 최소화하면서 가능한한 최고의 평균접근 속도를 달성하기 위해 메모리의 접근시간 일반적으로 캐시 메모리와 주기억장치의 접근시간비는 1대7 정도 캐시의 블럭은 1~16워드인 반면 보조기억장치의 블럭은 256~2408 워드 멀티 프로그래밍 어떤 운영체제에서 CPU가 독립적인 여러개의 프로그램을 동시에 수행할 수 있도록 설계 이런 환경하에서 2개 이상의 프로그램이 메모리 계층의 다른 층에 동시에 존재하기 때문에 컴퓨터의 모든 부분을 최대한 활용 가능 배치(Batch)나 시분할(Time Sharing) 기법의 공통된 개념도 달성된다 멀티 프로그램의 수행 주기억장치에 동시에 여러개의 프로그램 저장 컴퓨터의 여러 부분이 순차적으로 여러 프로그램을 수행 예를 들어 CPU에서 어느 프로그램을 수행중이고 I/O 전송이 요청되면, CPU는장 이 전하는 시간에 따라 방전하므로 재충전하여 정보저장 유지 전력소비가 적고 하나의 칩으로 대량의 정보 저장ROM 부트스트랩 로더(Bootstrap Loader)라 불리는 초기화 프로그램을 저장하는 것으로 전원이 켜졌을 때 컴퓨터 소프트웨어를 가동하는 역할 부트스트랩 로더는 운영체제의 일부분을 디스크에서 주기억장로 적재하고, 제어를 운영체제로 옮겨준다 컴퓨터는 전원이 켜지는 순간 프로그램 카운터의 값을 부트스트랩 로더의 시작주소로 세팅하는 기능 제공 구성 및 동작 메모리 용량은 128워드 8비트로서 7비트의 주소버스와 8비트의 양방향 데이타 버스로 구성 Read-Write입력은 메모리의 동작을 표시 2개의 칩제어 입력은 마이크로 프로세서가 이 칩을 선택할 경우만 칩을 활성화 여러개의 칩이 사용될 때는 칩을 선택하기 위한 제어입력이 주소비트를 디코딩함으로써 이루어짐전형적인 RAM칩전형적인 ROM칩메모리 주소맵 메모리 주소맵의 기능 메모리의 주소지정시에 각 칩에 지정된 메모리 주소를 구별하는 표 첫번째 칸에는 사용된 RAM이나 ROM을 표시 16진 주소칸에는 각 칩에 해당하는 주소의 범위를 표시 3번째칸에는 주소버스의 각 라인이며, X는 각 칩에 입력되는 주소비트 RAM의 용량은 128바이트로서 7개의 주소라인 ROM의 용량은 612바이트로서 9개의 주소라인 4개의 RAM칩의 구별은 8번, 9번 라인의 2진 조합으로 구별 RAM과 ROM칩의 구별은 10번째 라인으로 구별CPU로의 메모리 연결 RAM과 ROM칩은 데이타 버스와 주소 버스를 통하여 CPU에 연결 주소버스의 하위 라인은 칩내의 바이트를 지정 나머지 다른 라인은 칩선택 입력을 통하여 특정한 칩을 선택 RAM끼리의 선택은 주소버스의 8-9번 라인이 2×4 디코더를 통해 각 RAM칩의 CS1입력으로 감으로써 이루어진다 ROM과 RAM과의 선택은 10번째 라인으로 이루어지며, 그 값이 0이면 RAM을, 1이면 ROM을 선택 또 다른 ROM칩의 선택은 ROM칩이 Read동작 동안 활성화되도록 하기 위해 RD 자화물질이 입혀진 금속 또는 플라스틱 평판 일반적으로 디스크의 양쪽면이 다 사용되고, 여러개의 디스크가 각 표면마다 R/W헤드를 가지고 하나의 축으로 모여있다 모든 디스크들은 고속으로 회전하여 접근을 위해 멈추지 않는다 중심원을 따라 자화된 표면에 있는 지정된 비트를 트랙(Track)이라 한다 트랙은 섹터(Sector)라 불리는 영역으로 나뉘며 최소의 정보량이다 디스크의 표면R/W헤드는 R/W전에 헤드가 지정된 트랙으로 옮기기 위해 트랙 주소비트가 사용된다 경우에 따라서는 트랙마다 지정된 헤드가 있어서 주소비트는 디코더 회로를 통하여 전자적으로 특정 트랙 선택자기 테이프 자기테이프의 물리적 성질 자화물질로 입혀진 플라스틱의 긴 줄로서 비트들은 몇개의 트렉을 따라 테이프 위에 있는 자기점들을 따라 기록 테이프의 구성 패리티 비트를 포함해서 한 문자를 형성하기 위한 7~9비트들이 동시에 기록 R/W헤드는 데이타가 문자의 연속으로 기록되고 읽혀질 수 있도록 각 트렉에 한개씩 설치 레코드라 불리는 블럭 단위로 정보기록 레코드들 사이에 테이프가 멈출 수 있고, 기록되지 않는 갭(GAP)이 있다 테이프의 각 레코드들은 처음과 끝에 식별비트를 갖는다 테이프 제어는 시작점의 비트들을 읽음으로써 레코드 번호를 알아낸다 마지막 비트를 읽음으로써 갭이 시작함을 알아낸다 테이프장치는 레코드 번호와 레코드내의 문자수로 주소화되며 레코드의 크기는 고정 또는 변화할 수 있다어소시에이티브 메모리어소시어티브 메모리(내용지정 메모리)의 필요성과 동작 데이타 처리의 응용에서 메모리에 저장된 표의 항목의 탐색(Search)이 필요 탐색의 절차는 일련의 주소를 선택하여 각 주소의 메모리의 내용을 읽어 같은 항목을 찾을 때까지 찾아낼 항목과 읽어들인 정보를 비교 메모리에 접근하는 횟수는 그 항목의 위치와 사용된 탐색 알고리즘의 효율성에 좌우된다 항목을 찾는 데 요구되는 시간은 저장된 데이타가 주소보다 데이타의 내용자체로 찾음으로써 줄여질 수 있다어소시어티브 메모리 블럭도m개의 워드와 워드당 n비트 워드와 비교된다 키는 메모리 참조가 이루어지는 방법을 지정하는 마스크 제공메모리 배열과 외부 레지스터 사이의 관계 동작 배열의 셀은 두개의 첨자를 가진 C로 표시 첫첨자는 워드의 번호를, 두번째 첨자는 워드내의 비트위치 지정 Cij는 i워드내의 j번째 비트의 셀 인자 레지스터 Aj비트는 Kj=1이라면 j번째 칸의 모든 비트와 비교 마스크되지 않은 모든 인자의 비트들과 i워드의 비트들의 메치가 이루어진다면 매치 레지스터의 대응하는 비트 Mi가 1로 세트전형적 Cij의 내부구조 어소시어티브 메모리의 한셀 동작 플립플롭 기억소자 Fij와 읽기, 쓰기 및 셀의 매치를 위한 회로로 구성 입력비트는 쓰기 동작시 기억셀에 전송되며, 저장된 비트는 읽기동작 동안 읽혀진다 매치 논리회로는 기억셀의 내용과 마스크되지않은 인자의 비트를 비교하여 Mi를 세트시키는 결정 논리 회로를 제공읽기동작의 시작 메모리내의 워드가 마스크되지 않은 인자필드에 매치된다면 대응하는 매치 레지스터 비트는 1로 세트된다 따라서 먼저 레지스터의 각 비트를조사하여 1이 되는 비트에 대응하는 워드에 Read신호를 보냄으로써 읽기시작 읽기동작 어소시어티브 메모리는 주어진 키아래서 같은 두개의 항목이 한 표에 저장되지 않도록 한다 출력 Mi를 같은 워드 위치내에 있는 Read라인으로 직접 연결함으로써 매치된 워드내용을 자동적으로 출력 라인으로 보냄쓰기동작 어소시어티브 메모리는 탐색될 정보를 저장하기 위하여 쓰기기능을 가진다 탐색동작 이전에 전체의 메모리에 새로운 정보를 저장해야 한다면 이는 연속적으로 각 기억장소에 주소를 지정함으로써 이루어져 내용지정을 하게 된다 메모리내의 각 워드당 하나씩의 주소라인이 요구됨으로써 n개의 주소라인을 갖는 대신 주소라인의 수를 m=2d값만큼 디코더로 감소시키는 것이 가능캐시 메모리필요성 전형적인 많은 프로그램에서 주어진 시간동안의 메모리 참조는 국한된 영역에서만 이루어지는 메모리 참조의 국한성이 있다 데이타에 대한 메모리 참조도 일부 영역에만 국한되는 Table Lookup,는 전체 메모리 시스템의 총경비를 최소화, 평균 접근속도 향상 가장 많이 사용되고 있는 프로그램과 데이타 저장 가상(Virtual) 메모리 시스템 보조기억장치와 주기억장치 사이의 데이타 전송 관리 평균 접근속도 향상 보조기억장치를 사용하여 CPU가 현재 사용하지 않는 부분 저장캐시 메모리의 예 주기억장치는 12비트, 32K워드 캐시는 주어진 시간에 512개의 워드를 저장할 능력 CPU는 먼저 15비트의 주소를 캐시에 보내어 히트하면 캐시로부터 12비트의 데이타를 받아들인다 실패하면 주기억장치로부터 워드를 읽고 다음에 이를 캐시로 옮김어소시어티브 매핑 어소시어티브 메모리를 사용 15비트의 주소는 5자리 8진수로 표시 대응하는 비트워드는 4자리 8진수로 표시 15비트의 CPU주소는 인자 레지스터에 저장하고, 어소시어티브 메모리는 이 안의 주소와 동일한 것을 찾아 대응하는 12비트의 데이타를 읽어 CPU에 보낸다 매치가 일어나지 않으면 원하는 워드를 주메모리에서 찾아와 주소와 데이타를 캐시 메모리에 저장 캐시가 꽉차 있으면 필요없는 한 쌍의 주소 및 데이타를 알고리즘에 따라 치환RAM을 사용한 캐시 메모리의 블럭도 15비트의 CPU주소는 9비트의 인덱스 필드와 6비트의 태그 필드로 구분 주기억장치는 태그필드와 인덱스 필드 모두를 이용하여 주소 생성 인덱스 필드의 비트번호는 캐시에 접근하는 주소의 비트캐시 메모리의 워드의 내부 구성 캐시의 각 워드는 데이타 워드와 태그로 구성 CPU가 메모리 참조를 요청하면 인덱스 필드는 캐시에 접근하기 위한 주소로 사용됨 동작 CPU주소의 태그필드와 캐시로부터 읽혀진 워드의 태그필드를 비교 비교하여 같으면 히트이며, 원하는 데이타가 캐시에 있음을 의미 비교하여 같지 않으면 실패이며, 원하는 워드는 주기억장치로부터 읽혀져서 새로운 태그를 갖고서 캐시에 저장가상 메모리가상 메모리 보조 메모리의 총용량에 해당하는 기억장소를 주메모리처럼 간주하여 프로그램을 할 수 있도록 한다 CPU에 의해 참조되는 각 주소는 가상주소를 주기억 장소의 실제how}

공학/기술| 2005.06.08| 25페이지| 1,000원| 조회(487)

인공지능, 회로이론, 컴퓨터구조

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