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유비쿼터스 시대에 음성통신의 역할과 전망

유비쿼터스 시대에 음성통신의 역할과 전망Ⅰ. 서 론요즘 내노라 하는 아파트에 입주하는 사람들은 휴대용 무선 홈패드를 무상으로 받는다. 초박막 액정화면으로 이뤄진 홈패드는 통합제어장치로 주방과 거실의 전등도 켜거나 끄고, 전자레인지로 음식물을 조리하는 것도 가능하다. 아파트 단지 내 다른 세대와 연락할 때도 홈패드에서 동호수를 누르면 화상으로 통화를 할 수 있다. 휴대전화만 있으면 무선인터넷에 들어가 가정의 가전기기를 원격 제어할 수 있는 서비스도 이뤄지고 있다. 조만간 음성으로 명령해 가전기기를 제어하는 기술도 대중화될 예정이다. 언제 어디서나 어떤 기기든 간편하게 이용하는 유비쿼터스(Ubiquitous)가 새로운 정보기술의 패러다임으로 서서히 일상에 들어오고 있는 것이다.유비쿼터스란 사용자가 네트워크나 컴퓨터를 의식하지 않고 장소에 상관없이 자유롭게 네트워크에 접속할 수 있는 정보통신 환경을 말한다. 물이나 공기처럼 시공을 초월해 ‘언제 어디에나 존재한다’는 뜻의 라틴어로, 사용자가 컴퓨터나 네트워크를 의식하지 않고 장소에 상관없이 자유롭게 네트워크에 접속할 수 있는 환경을 말한다. 1988년 미국의 사무용 복사기 제조회사인 제록스의 와이저(Mark Weiser)가 ‘유비쿼터스 컴퓨팅’이라는 용어를 사용하면서 처음으로 등장하였다.당시 와이저는 유비쿼터스 컴퓨팅을 메인프레임과 퍼스널컴퓨터(PC)에 이어 제3의 정보혁명을 이끌 것이라고 주장하였는데, 단독으로 쓰이지는 않고 유비쿼터스 통신, 유비쿼터스 네트워크 등과 같은 형태로 쓰인다. 곧 컴퓨터에 어떠한 기능을 추가하는 것이 아니라 자동차, 냉장고, 안경, 시계, 스테레오장비 등과 같이 어떤 기기나 사물에 컴퓨터를 집어넣어 커뮤니케이션이 가능하도록 해 주는 정보기술(IT) 환경 또는 정보기술 패러다임을 뜻한다.그렇다면 유비쿼터스 시대에 기존의 통신 방법 중의 하나인 음성통신은 어떠한 형태로 변화하고 있는지 앞으로의 역할과 전망은 어떠한지 알아보자.Ⅱ. 본 론1. 주목받는 시장 IP텔레포니최근 들어 방송·통신 융과 시장이 대세로 떠오른 것처럼 IP 네트워크 시장에서도 음성·데이터의 통합이 화두가 되고 있다. 음성 및 데이터의 통합망을 위해 개발된 대표적 기술이 바로 VoIP다.VoIP(Voice Over IP)는 PSTN망을 이용해 전달이 가능했던 음성신호를 인터넷망을 통해 전송할 수 있도록 해 주는 기술을 말한다. 다시 말해 음성신호를 IP 패킷으로 전환해 이를 인터넷 데이터 전송 통로인 IP망에 데이터를 실어 보내는 방식으로 전송을 한다. 최종적으로는 이 데이터화된 음성 IP를 다시 본래의 음성정보로 바꾸게 되는 데 이 모든 과정을 구현하는데 필요한 기술이 VoIP다.초기의 VoIP는 PSTN망에 음성신호 표준 규격(G.711, G.729A, G.723.1)으로 압축 전환된 데이터를 게이트웨이(Gateway)로 전송하는 방법만 구현되었다. 이후 점차 일반 기업망이 발달하면서 기업내에서 VPN(Virtual Private Network)을 구축하게 되었고, 이에 따라 PBX 뒷단에 인터넷폰 게이트웨이를 설치, 패킷 라우팅만을 통해 VoIP를 응용하는 방식이 발달되기 시작했다. 이 두 가지는 모두 기존의 전송망을 그대로 이용하는 기술이지만 최근 아날로그 전송망 자체를 VoIP가 완벽히 대체하는 새로운 시도가 요구되면서 PBX 내부까지 VoIP 기술로 전환시킨 IP텔레포니가 VoIP 기술 발달과 시장 성장을 가속화시키고 있다.해외에서 먼저 붐을 이뤘던 IP텔레포니 열풍은 일본을 시작으로 아시아·태평양 지역으로 확산되기 시작했고, 올해 들어서면서부터는 기업체 및 공공분야 전체로 빠르게 확산되고 있다. 업계 전문가들은 “통신 인프라가 초고속 인터넷망으로 진화하면서 일반 유선전화 시장도 IP텔레포니 시장으로 자연스럽게 전환되고 있다”고 말했다.IP텔레포니 기술은 글로벌 네트워크 인프라인 인터넷망을 활용해 음성전화는 물론 데이터, 비디오 기능을 제공하는 신기술이다. 인터넷이 연결된 곳이라면 언제 어디서나 고유의 IP 번호로 전화 서비스가 가능하고 IP 패킷망을 통해 음성과 데어 신호를 동시에 구현하기 때문에 통신 사용자간에 별도의 통신비 부담이 없다. 따라서 시내외 구간은 물론 국가와 국가간에도 인터넷망을 통해 파격적인 통신비용으로 언제 어디서나 통화가 가능하다.VoIP 관련 전문 벤더들은 IP 아키텍처에 내재된 커뮤니케이션 기능의 활용을 통해 기업들에게 생산성 가치를 제공할 수 있는 IP 텔레포니 도입을 위해 집중적인 노력을 기울여 왔다. 이를 위한 첫 번째 방법은 전체적이며 견고한 텔레포니 기능을 네트워크 상의 모든 사용자들에게 확대하는 것이다.이런 기능에는 콜센터 애플리케이션이나 메시징 애플리케이션, 이동 근무자를 위한 애플리케이션 등이 있으며, 이처럼 다양한 텔레포니 관련 애플리케이션들을 기업은 도입과 활용을 통해 자사의 생산성 향상에 도움을 받을 수 있다.기존의 콜센터 분야에서 IP 네트워크 기반의 보다 진보된 IP 컨택센터를 구현할 수 있다. 컨택센터 애플리케이션을 통해 상담 직원들은 컨택센터의 물리적 위치에서 멀리 떨어진 곳에서도 컨택센터 사무실에 앉아 있는 직원과 동일한 상담을 할 수 있고 똑같은 기능을 사용할 수 있다. 이와 같은 접근 방식은 시간제로 근무하거나 근무조가 분리돼 있는 직원, 또는 다른 시간대에서 근무하는 직원들의 활용 가능성을 증대시켜 준다. 또한 이와 같은 접근 방식은 이전의 대규모 콜센터와 관련한 교통 및 부동산 비용을 절감시켜 주기도 한다.또 다른 분야를 예로 들어보자. 중앙 집중식 메시징은 생산성 향상을 위해 IP 텔레포니 애플리케이션들을 활용하고 있는 또 다른 분야이다. IP 텔레포니를 도입하면 다양한 분산 시스템과 호환되지 않는 음성 메일 시스템으로 인해 발생한 문제들을 네트워크 전반에 걸친 모듈형 메시징 기능을 통해 해결함으로써 음성 메일의 투명성을 제공하며, 사용자들은 가장 생산적으로 시스템을 사용할 수 있는 자신만의 음성 메일 인터페이스를 가질 수 있게 된다. 또 IP 텔레포니와 무선 기술의 접목을 통해 이동 근무자들이 외근 중에서도 사무실에 앉아 있을 때와 동일한 기능들을 제공받을 IP 텔레포니를 가능케 만든 요인이러한 IP 기반의 통신을 현실화하는 주된 요소로는 통신망의 발전을 꼽을 수 있다. VoIP가 도입된 초기에는 QoS가 데이터 장비 및 IP endpoint(IP Hardphone 및 Softphone)에 적용되지 못했기 때문에 음성품질은 상대적으로 열악했고 VoIP는 저품질, 저비용의 통신수단으로 인식됐다. 이는 사용자로부터 외면당했던 주요인이기도 하다. 하지만 QoS 기술의 도입으로 음성품질을 보장받게 됐다. 여기서 QoS 기술이란 데이터 전송 위주의 IP 네트워크에서 지연(delay)에 민감한 실시간 음성 트래픽의 전달이 증가함으로써 IP 네트워크 장비인 이더넷 스위치 및 라우터에서 음성 등 RTP(Real Time Protocol)를 이용한 패킷에 우선권을 줘서 음성품질을 보장하는 기술이다.둘째로 통신 단말기의 발전이다. IP 전화기의 출현과 더불어 PC 혹은 PDA에서 전화를 이용할 수 있는 소프트폰(Softphone)의 다양한 개발이 이뤄졌다. 소프트폰은 단순히 전화를 걸고 받는 기존의 인터넷폰 수준이 아닌 메시징이나 회의 등 기업에서 필요로 하는 모든 커뮤니케이션 수단을 포함하는 단말로 발전했고, 특히 PC 사양의 비약적인 발전이 모든 것을 한 단계 앞당기는 역할을 하게 됐다.셋째는 다양한 VoIP 표준 프로토콜 개발이다. 업체간 장비 호환성은 H.323 v2 기반에서 꾸준히 노력해 왔고 더불어 MGCP, SIP 등의 IP 네트워크 관점에서의 프로토콜이 개발됐으며, 이러한 표준 프로토콜을 이용해 타 장비간 호환 가능성이 높아졌다.마지막으로 유비쿼터스(Ubiquitous) IP 네트워크 발전이다. 서킷형 네트워크(circuit switched network)의 한계를 극복하고 VPN과 결합돼 전세계 어디서나 자신의 네트워크 및 통신환경을 동일하게 이용할 수 있게 되었다. 예를 들어 자신이 서울 사무소에서 사용하는 내선번호를 미국 출장중인 호텔방에서 그대로 사용할 수 있다.이러한 요소와 더불어 무엇보다도 중요한 것은 전환이다. 이제는 IP기술이 전문적인 기술에서 보편적인 IT기술로 인식됐고, 이에 따라 통신기능을 IP기술 기반으로 이용한다는 데에 대한 거부감이 줄어듬으로써 IP 텔레포니는 점차 현실로 다가서고 있다.3. IP텔레포니의 확산ITSP(Internet Telephony Service Provider)들은 향후에 단일화된 인프라 망에서 간결해진 멀티 플랫폼을 이용해 인터넷 엑세스와 VoIP 전화 액세스를 한번에 수용하는 시기가 올 것임을 기대하고 있다. 여기서 주목할 것은 음성신호가 IP패킷으로 전환되면 음성신호의 전송만을 해오던 예전과는 달리 음성정보를 저장하고 부분적으로 골라내 전환하는 등 다양한 활용이 가능하다는 것이다. IP텔레포니는 VoIP망을 바탕으로 유선전화, VoIP용 전화, PC, 모바일 등의 모든 음성전용의 디바이스에서 음성데이터를 활용하는 서비스를 제공하는 최적의 솔루션이다.IP텔레포니는 기존 유선망 이용 시 통신사에 지불했던 망임대료가 필요 없다. 따라서 인터넷망 사용료 수준의 비용으로 국내외 통신이 가능하다. 국내·해외 전화를 함께 사용하는 경우 비용절감 효과는 더욱 크며 통신수요가 많은 기업내에서는 비용을 대폭 줄일 수 있는 방법이 된다.기업내 통신환경 수단으로 IP텔레포니가 확산되면서 이러한 장점 외에 IP 텔레포니의 가치가 부각되기 시작했다. 그것은 IP텔레포니가 고정된 솔루션을 제공하는 기존의 통신환경에서 탈피하여 고객 요구에 맞는 통신환경을 제공할 수 있는 유연성을 갖고 있다는 것이다.즉 IP텔레포니는 기존의 음성통신환경에서는 불가능했던 한 기업의 제품, 판매형식, 내부 커뮤니케이션 형태, 기업문화 등의 요소를 미리 파악해 그 기업 고유의 니즈에 맞추어 서비스 프로그램을 개발 및 실현시킬 수 있다는 것이다. 이것은 단순히 VoIP 인프라와 하드웨어 중심의 기술 개발에서 한 단계 높은 비즈니스 애플리케이션 차원으로 끌어올린 것이다. 따라서 IP텔레포니는 정형화된 음성 통신 시장을 고객 중심의 서비스 환경을 바꾸는 선도 기술로 자리매.

공학/기술| 2008.10.16| 5페이지| 1,500원| 조회(227)

IP, 유비쿼터스, 음성통신, IP텔레포니, 텔레포니

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Visual C++로 작성한 이미지 상하 좌우 뒤집기 90도회전 크기축소, 비트플레인, 히스토그램 추출, 히스토그램 스트레칭 소스입니다.이미지는 이미지 상하 좌우 뒤집기 90도회전 크기축소 결과화면입니다.

프로그램소스| 2007.04.20| 1,500원| 조회(2,823)

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순서논리회로와 디지털회로 응용

{{Ⅳ. 순서 논리 회로와 디지털 회로 응용{1. 멀티바이브레이터{2. 플립플롭{3. 순서 논리 회로 설계{4. 계수 회로와 레지스터{5. 디지털 회로 응용{[목차]{{1. 멀티바이브레이터학습 목표멀티 바이브레이터의 원리를 이해하고 안정화 회로를 구성할 수 있다.비안정 멀티바이브레이터 회로를 구성할 수 있다.단안정 멀티바이브레이터 회로를 구성할 수 있다.쌍안정 멀티바이브레이터를 기억 기능에 응용할 수 있다.슈미트 트리거 회로의 특성을 활용할 수 있다.(1) 비안정 멀티바이브레이터안정된 상태가 없는 세트 상태와 리셋 상태를 번갈아 가면서 변환시 키는 발진 회로이며, 직사각형과 발생 회로 또는 시간 발생기로 사용.{그림 4-1 비안정 멀티바이브레이터 회로{그림 4-2 인버터 발진기 원리회로 동작 설명TR1이 통전 상태이고 TR2가 차단 상태라면 TR2의 베이스 전압은 지속적으로 상승하여 TR2가 통전되도록 한다. 이 때, 콘덴서 C1을 통하여 TR1으로 전해지는 베이스 전압이 떨어지므로 TR1을 차단 상태로 만든다.{그림 4-3 NAND 게이트를 사용한 발진기(2) 단안정 멀티바이브레이터한 상태는 안정되고 다른 상태는 불안정하며, 불안정 상태는 일정 시간이 지나면 자동적으로 안정 상태가 되는 회로. 단일 쇼트(single shot)라고도 함.회로 동작 설명입력 펄스가 없는 상태에서는 TR1이 R1과 R2에 의해 분압된 전압이 베이스에 가해져서 차단 상태로 되고, TR2는 통전 상태를 유지.TR2가 차단되면 컬렉터 전류가 흐르지 못하고 컬렉터 전압이 높아져서 +VCC에 도달하므로 상승 전압이 TR1에 가해져 통전 상태로 됨. 이때, 충전되어 있던 C1의 전하가 +C1→TR1→-VCC→RB1→-C1의 경로를 통하여 방전되고, TR2는 다시 통전상태로 되면서 TR1은 차단 상태로 안정하게 됨.{그림 4-4 기본 단안정 멀티바이브레이터{그림 4-5단안정 멀티바이브레이터의 기호와 입출력 파형{그림 4-6 NAND 게이트 단안정 멀티바이브레이터(3) 쌍안정 멀티바이브레이터1 사용한 시간 회로형성평가시간 발생기로 사용하는 회로는 무엇인가?단안정 멀티바이브레이터의 특징을 설명하라.플립플롭 회로에 사용하는 회로는 무엇인가?아날로그 입력을 디지털 파형으로 바꾸는 회로는 무엇인가?{[순서 논리 회로와 디지털 회로 응용 목차]{{2. 플립플롭학습 목표기본 플립플롭 회로를 구성할 수 있다.RS 플립플롭 회로의 특성을 활용할 수 있다.JK 플립플롭 회로의 특성을 활용할 수 있다.D 플립플롭 회로를 시간 지연에 응용할 수 있다.T 플립플롭 회로의 특성을 활용할 수 있다.주종 플립플롭 회로의 파형을 응용할 수 있다.(1) 기본 플립플롭두 가지 상태 중 어느 하나를 안정된 상태로 유지하는 쌍안정 멀티바이브레이터.각 상태를 1과 0으로 대응시키면 1비트를 기억한 것과 같은 형태가 됨.동작 설명 : Q가 1인 경우 되먹임되는 Q'는 0, Q'가 1인 경우 되먹임 되는 Q는 0. Q와 Q'가 모두 1이거나 모두 0인 경우는 불안정 상태.{그림 4-12 플립플롭의 안정 상태(2) RS 플립플롭S와 R인 두 개의 상태 중 하나를 안정된 상태로 유지시키는 회로. 외보에서 입력되는 펄스가 1인 경우를 S, 0인 경우를 R.{그림 4-13 RS 플립플롭 회로{그림 4-14 NAND 게이트로 구성한 RS 플립플롭{표 4-1 RS 특성표{{SRQ비교00이전 상태불변010리셋101세트11-불허동작 설명 : S가 1로 입력되면 출력 1는 1. R에서 새로운 입력이 있으면 출력 Q'가 1. S와 R이 동시에 입력되면 불안정한 상태가 되므로 불허.{그림 4-15 RS 기호동기적 RS 플립플롭 : 비동기 RS 플립플롭에 일정한 시간 간격으로 발생하는 시간 펄스가 AND 게이트를 통하여 입력되도록 하여 일정한 시간마다 동작하게 함.{그림 4-16 동기적 RS 플립플롭{표 2 -2 동기형 RS 특성표{{SRCQQ'비고XX0이전 상태이전 상태불변001이전 상태이전 상태불변01101리셋10110세트111--불허{그림 4-17 동기형 RS 플립플롭 파형도(3) JK 플립플롭RS 플립재 상태를 유지하고 종 플립플롭은 Q가 0으로 바뀌게 됨.{그림 4-24 주종 플립플롭의 파형도형성평가RS 플립플롭을 동기화 되도록 표현하라.RS 플립플롭은 몇 가지 상태가 있는가?RS 플립플롭을 개량하여 JK 플립플롭으로 작성하여라.T형 플립플롭은 어떤 특징이 있는가?버퍼를 사용하는 플립플롭은 어느 것인가?주종 플립플롭의 특성을 설명하라.{[순서 논리 회로와 디지털 회로 응용 목차]{{3. 순서 논리 회로 설계학습 목표어떤 기능을 위한 동작과 상태를 표와 상태도로 표현할 수 있다.상태가 변하는 조건을 상태방정식으로 나타낼 수 있다.순서 논리 회로를 분석할 수 있다.순서 논리 회로를 간소화할 수 있다.간단한 순서 논리 회로를 설계할 수 있다.(1) 상태표현재 상태, 다음 상태, 출력의 세 부분으로 구성, 순서 논리 회로의 입력과 출력, 플립플롭의 상태를 나타냄.현재 상태 : 시간 펄스가 발생 이전의 플립플롭 회로가 기억하고 있는 상태.다음 상태 : 입력되는 값과 시간 펄스에 의해 트리거된 이후의 플립플롭 회로의 상태출력 : 플립플롭 회로의 현재 상태와 입력에 의해 결정되는 출력값{표 4 -4 상 태 표{{현재 상태다음 상태출 력X=0X=1A BA BA BX=0X=10 00 00 1000 11 00 1101 01 01 1101 11 10 001(2) 상태도상태표로 표현된 순서 논리 회로의 동작 상태의 변화에 대한 흐름을 그림으로 나타낸 것.현재 상태를 원 내에 표현, 다음 상태로의 변환은 화살표로 흐름을 나타냄.{그림 4-25 상태도(3) 상태 방정식플립플롭의 회로의 상태가 변하는 조건을 연산 식으로 나타낸 것.상태 방정식의 왼쪽 : 플립플롭 회로의 다음 상태상태 방정식의 오른쪽 : 다음 상태가 1이 되기 위한 현재 상태와 입력 조건.{{{A(t+1) =X'(A'B + AB' + AB) + X(AB')=X'A'B + X'AB' + X'AB + XAB'=X'B(A'+A) + AB'(X'+X)=AB' + BX'(4) 순서 논리 회로의 간소화1 동일한 입력 순서가 두. 계수 회로와 레지스터학습 목표기본 계수기 회로도를 작성할 수 있다.상향 계수기의 특성을 활용할 수 있다.하향 계수기의 특성을 활용할 수 있다.계수기를 시간 펄스에 동기화 시킬 수 있다.플립플롭 회로를 사용하여 레지스터를 구성할 수 있다.(1) 기본 계수기계수 회로 : 시간 펄스의 수를 세거나 제어 장치에서 각종 회로의 동작을 제어하는 데에 중요한 역할을 하는 회로.계수기 : 입력 펄스에 의해 미리 정해진 순서대로 플립플롭 회로의 상태가 변하는 것을 이용한 것.비동기형 계수기 : 리플 계수기라고도 함. 연속된 플립플롭 회로에서 앞에 있는 것의 출력이 다음 것의 입력으로 사용.동작하는 시간이 많이 걸리지만 회로가 간단함{그림 4-31 2n진 리플 계수기(2) 상향 계수기2진 상향 계수기 : 계수기가 0인 상태에서 시작하여 1씩 증가함으로써 모든 플립플롭 회로가 1인 경우까지 계수할 수 있고, 그 상태에서 다시 펄스가 입력되면 모든 플립플롭 회로가 0이 되도록 하는 계수기.{그림 4-32 16진 상향 계수기동작 설명 : A단은 한 개의 펄스, B단은 두 개, C단은 네 개, D단은 여덟 개의 펄스가 입력될 때마다 출력 상태가 바뀜.{표 4-9 16진 상향 계수 상태표{{계 수각 단의 출력16진수ABCD012345*************41516(0)00**************************01***************************************123456789ABCDEF0{그림 4-33 16진 상향 계수기의 입출력 파형(3) 하향 계수기계수기가 기억할 수 있는 최대값인 플립플롭 전체가 1을 기억한 후 펄스가 하나씩 입력될 때마다 기억된 내용이 1씩 감소되는 계수기.{표 4-10 16진 하향 계수 상태표{{펄스입력순서각 단의 출력계수출력DCBA012345***************************************011*************************************** 또는 *************098765용이 왼쪽이나 오른쪽의 이웃한 플립플롭으로 1비트씩 이동되어 밀어내기와 같은 동작을 수행하는 레지스터.시프트 레지스터를 사용하여 데이터를 이동시킬 때에는 레지스터 내의 전체 비트 수만큼의 시프트 명령이 필요하므로, 전송 속도는 늦지만 전송 회선을 간단히 구성할 수 있음.{그림 4-39 시프트 레지스터2 병렬 이동 레지스터{그림 4-40 레지스터의 병렬 이동 구조n개의 비트로 구성된 레지스터의 내용이 한 번의 이동 명령에 의하여 전체가 연결된 레지스터로 이동되는 레지스터.형성평가계수 회로의 용도를 설명하라.4비트로 구성된 상향 계수기의 마지막 값은 얼마인가?8진 상향 계수기의 파형도를 작성하라.하향 계수는 어떻게 계수하는가?동기형 계수기를 리플 계수기와 비교하여 장단점을 설명하여라.8비트 직렬 레지스터는 몇 회의 이동으로 전체를 이동시킬 수 있는가?한 번에 레지스터 전체를 이동시키는 레지스터는 어떤 레지스터인가?{[순서 논리 회로와 디지털 회로 응용 목차]{{5. 디지털 회로 응용학습 목표연산 장치가 어떻게 구성되는지를 설명할 수 있다.산술 연산 회로와 논리 연산 회로를 구별할 수 있다.산술 연산 회로의 구성 체계를 설명할 수 있다.논리 연산 회로의 구성 체계를 설명할 수 있다.1 패리티 비트 발생과 검사패리티 비트 : 오류를 검사하기 위하여 전체 1의 비트를 항상 짝수나 홀수 개를 유지하도록 첨가하는 비트.{표 4-12 3비트입력에대한홀수패리티표{{입력 데이터패리티입력 데이터패리티ABCPABCP0**************************01111표 4-12에 대한 논리식 :{{{P =A'B'C + A'BC' + AB'C' + ABC=A'(B'C + BC') + A(B'C' + BC)=A'(B XOR C) + A(B XOR C)'=A'XOR (B XOR C)…………………………………(4-1)패리티 검사 : 패리티 발생기에서 만든 것을 함께 전송하거나 기억시켰을 경우에 그 전체 비트를 입력하여 짝수나 홀수로 주어진 규칙에 맞는지 검사. 홀수 패리티 규칙의 데이

공학/기술| 2007.03.10| 21페이지| 1,000원| 조회(451)

레지스터, 멀티, 회로 설계, 바이브레이터

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순차회로 시스템

5장 순차회로 시스템래치와 플립플롭 동기 순차시스템 설계 절차 순차 시스템의 해석 플립플롭 설계 방법 비동기 카운터 설계 상태표와 상태도의 유도순차회로 시스템메모리 기능 출력은 현재의 입력 뿐만이 아니고 과거의 입력에도 영향을 받음 조합회로는 현재의 입력에 의해서만 결정됨 종류 동기식 (클럭에 의해 동작) 비동기식클럭일정한 주기로 반복하는 신호 주기(T) : 1 cycle 의 길이 주파수(frequency): 1/T 200Mhz 클럭의 주기: 1/ (200 X 106) = 5 * 10–9 = 5 nsec순차회로 시스템 개념도n 개의 입력 (x's) k 개 출력 (z's) m 개의 저장장치 (q's) combinational logic: 시스템 입력 (x's ) 과 메모리 내용 (q's) 에 대한 함수. 조합회로의 출력은 메모리내용을 변경시키는 입력이 되고 또한 시스템 출력이 된다.저장장치래치 비동기(클럭을 사용 안함. static) 간단하다 출력은 입력 신호가 바뀌는 순간에 결정되어 나타난다. 임시 저장장치로 사용 플립플롭 클럭을 사용 두개의 출력, q와 q´ 1 또는 2 개의 입력 출력은 클럭이 천이(상승 또는 하강)될 때 결정되어 나타난다. 초기화를 위한 비동기 입력도 있을 수 있다( clear, preset )예문 6,7,8예문 6. 입력 x와 하나의 출력 z를 갖는 시스템에서, x가 현재 1이고 그리고 앞 2클럭 시간에서도 1이었을 때에만 z는 1이 된다. 예문 7. 하나의 입력 x와 하나의 출력 z를 갖는 시스템에서 연속하여 3개의 1이 입력된 것보다 연속하여 3개의 0이 입력된 것이 최근일 경우에만 z는 1이 된다. 예문 8. 클럭 입력만 있고, 0에서 7의 수를 나타내는 3비트의 출력을 갖는 시스템에서 출력은 십진수로 0, 3, 2, 4, 1, 5, 7의 순서로 매 클럭마다 바뀌고 한 사이클이 끝나면 다시 반복한다.예문 9, 10예문 9. 2개의 입력(x1, x2)과 3개의 2진 출력(z1, z2, z3)을 갖는 시스템에서 출력은 0에서 7 사이의 하강 에지 트리거(falling edge trigger,trailing edge trigger)D 플립플롭- simple - 입력이 1 클럭 Delay 되어 출력에 나타남.차기상태 식: q* = DD 플립플롭 타이밍 도* 입력은 다르지만 하강 에지 때의 D입력이 같으므로 출력은 위와 같음.2개의플립플롭 타이밍도클럭 천이에서의 플립플롭의 동작은 클럭 천이 바로 전의 입력 값에 의해 결정 - 따라서 같은 클럭을 사용하는 두개의 플립플롭을 그림 5.11 과 같이 연결가능Preset 과 clear (비동기 입력)Preset 과 clear의 타이밍SR 플립플롭 : S(et), R(eset) 입력차기상태 식: q* = S + RqSR 플립플롭 타이밍 도T 플립플롭: T(oggle)차기 상태 식 q* = T  qJK 플립플롭차기상태 식 q* = Jq + KqJK 플립플롭 타이밍 도5.2 동기 순차시스템 설계 절차단계 1: 문제에 대한 설명으로부터 메모리에 저장되어야 하는 것을 결정한다. 즉 가능한 상태가 무엇인지를 결정한다. 단계 2: 필요하다면 입,출력을 2진수로 코드화한다. 단계 3: 시스템의 동작을 설명하기 위해 상태표나 상태도를 만든다. 단계 4 : 보다 적은 수의 상태를 갖는 상태표를 만들기 위해 상태 축소화 기법(7 장)을 사용한다. 단계 5 : 상태할당을 한다. 즉, 상태를 이진수로 코딩한다. 단계 6: 플립플롭의 종류를 선택하고 플립플롭의 입력 맵 또는 표를 만든다. 단계 7: 논리식을 생성하고 블록도를 그린다.타이밍 추적clock 11에서 차기 상태는 A 또는 D 상태 A 또는 D는 입력에 관계없이 출력이 0 이다. ( clock 12에서 z 값)상태할당과 2진수로 나타낸 상태표D 플립플롭을 이용한 구현입력은 q* 와 동일한 값을 요구하므로 완성된 것임. 상태할당을 다르게 한다면 논리회로의 비용이 다르게 된다.5.3 순차 시스템의 해석- Moore 모델: 출력이 상태변수 만에 의한 함수. 현재 입력은 직접 출력을 제어하지 않음.1) 회로로 부터 플)입력 x가 클럭 천이와 동시에 바뀌지 않아서 false output이 나왔다. Mealy 모델에서는 보통 출력이 클럭천이에서 중요하기 때문에 큰 문제가 안된다.5.4 플립플롭 설계 방법플립플롭 입력 맵을 구하는 쉬운 방법은 상태표를 진리표 형식으로 변환하는 것이다. 즉, 차기상태와 출력을 현재 상태와 입력에 대한 함수로 나타내는 것이다플립플롭 설계표플립플롭 설계표(표5.13)는 상태도에서 쉽게 얻을 수 있다. 진리표의 각 행에 대하여 플립플롭의 상태표로부터 플립플롭의 입력을 결정할 수 있다.입력맵과 입력식입력식은 다음과 같이 된다. D1 = xq2 + xq1 D2 = xq2' + xq1 Z = q1q2JK 플립플롭으로 설계상태 0에서 상태 0으로 가기 위한 두 가지 방법이 있다. J=0와 K=0 또는 J=0와 K=1이다. 다시 말해서, J는 반드시 0이어야 하고 K값은 상관이 없다.설계를 위한 진리표는 플립플롭 입력들을 위한 4개의 열이 더 필요하다. 음영 처리된 열 q1과 q1*는 표 5.14를 이용하여 음영 처리된 플립플롭 입력 열들을 만든다.JK 입력 맵 및 최종 해이 결과는 두 개의 2입력 AND 게이트(출력 게이트 포함)와 한 개의 2입력 OR 게이트를 필요로 한다(x'을 위한 NOT 게이트는 추가로 필요). 앞의 해와 비교하여 훨씬 비용이 덜드는 해이다.SR 플립플롭으로 설계 (예제 5.4)상태 0 - 0, 상태 1 - 1 JK 플립플롭과 똑같이 두 가지 방법이 있다. 상태 0 - 1 : S = 1, R = 0 상태 1 - 0 : S = 0 , R = 1 요약한 SR플립플롭의 설계표는 위와 같다.SR 플립플롭 입력표SR 플립플롭 입력맵Z = q1q2T 플립플롭으로 설계(예제 5.5)상태도와 플립플롭 설계표시스템 설계를 위한 진리표T 입력 맵 및 식진리표 없이 상태표로부터 직접 맵을 구하는 방법그림에서 보여주는 상태표로 부터 직접 q1* 과 q2*를 위한 맵을 얻을 수 있다J1 과 K1의 두 번째 열을 얻기 위해 q1*맵의 두 번째 열을 사용한다J1 B′ + A′) + D′CBA = D(CBA)′ + D′(CBA) = D  CBA DC = C(B′ + A′) + C′BA = C(BA)′ + C′(BA) = C  BA DB = B′A + BA = B  A DA = A′ 단지 두개의 AND 게이트와 3개의 XOR게이트를 요구한다.JK 플립플롭을 이용한 카운터입력식 JD = KD = CBA JC = KC = BA JB = KB = A JA = KA = 1JK설계에 대해 알아 볼 것이다 Quick method를 사용하여, J를 위한 맵은 다음 맵의 음영처리된 부분이다. (K′는 나머지 부분이다)카운터 회로0부터 31 까지 카운트하는 것은 E 플립플롭을 추가하여 다섯 개의 플립플롭 으로 설계할 수 있다. JE = KE = DCBAUp/down 카운터JK 플립플롭의 quick mehod를 위해 음영처리x = 0 일 때 상향 카운트 x = 1 일 때 하향 카운트입력식 및 회로도JA = KA = 1 JB = KB = x′A + xA ′ JC = KC = x′BA + xB′A′ 4-,5-비트 업(up) 카운터에서처럼 패턴이 계속된다 JD = KD = x′CBA +xC′B′A′ JE = KE = x′DCBA + xD′C′B′A′예제 5.8 10진 카운터0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, 1, .....맵 및 입력 식JD = CBA KD = A JC = KC = BA JB = D′A KB = A JA = KA = 1예제 5.9 임의 순서의 카운터 설계0, 3, 2, 4, 1, 5, 7, and repeat수의 순서와 다르게 카운트하는 카운터의 설계SR 과 T 플립플롭에 대한 입력SR과 T 플립플롭에 대한 입력 열을 표에 추가D 플립플롭의 입력 맵 및 식q1*, q2*와 q3* 열을 사용하여 구한 D 플립플롭의 입력에 대한 맵과 식SR 플립플롭의 입력 맵 및 식S1 = q2'q3 + q2q3' S2 = q'1q'2q'3 + q1q'2q3 S3 = q2'R1 = q'2q'3 + q2q3 = S'1 1: 현재 입력보다 2 클럭 앞의 값 즉. x 입력이 매 클럭마다 q2, q1 로 shift 되어 들어간다.방법 2: 연속된 1의 개 수의 상태를 저장1의 개 수에 대한 3 가지의 상태 A 없다, 최근 입력이 0 B 1 C 2 또는 그 이상방법1 과 방법 2의 비교방법 1 4개의 상태 - 2개의 플립플롭 필요 연속된 1의 수가 25개일 때의 문제로 바뀌면, 최근 24개의 입력을 저장해야 하고 224 행의 상태 표가 필요. - 24개의 플립플롭 방법 2 3개의 상태 - 2개의 플립플롭 필요 연속된 1의 수가 25개일 때의 문제로 바뀌면, 25개 상태가 필요. - 5 개의 플립플롭방법 1의 설계방법 2의 설계세 가지의 서로 다른 상태할당표세가지 해 a. z = xq1 J1 = xq2 K1 = x' J2 = xq1' K2 = 1 b. z = xq1 J1 = xq2 K1 = x' J2 = x K2 = 1  best c. z = xq1q2' J1 = x K1 = x' J2 = xq1' K2 = 1예제 5.11 Mealy 시스템 1하나의 입력 x와 출력 z를 가지는 시스템에서 정확히 세 개의 연속적인 클럭에서만 x가 1이었을 때 출력 z가 10001000000000000000Z*************1110X5가지 상태 A 연속된 1 이 0개, 즉 마지막 입력이 0 B 연속된 1 이 1개 C 연속된 1 이 2개 D 연속된 1 이 3개 E 연속된 1 이 3개보다 많음3개의 연속된 1이 나와도 다음 입력이 올 때까지는 출력을 결정 못함.예제 5.12 Mealy 시스템 2정확히 세 개의 연속적인 클럭에서만 입력에 1이 들어오면 출력이 1이 되는 시스템을 설계 (입력은 중복해서 출력에 사용될 수 없음)00010*************Z*************1110X예제 5.13 Mealy 시스템 33비트의 블록으로 입력되는 시스템에서 한 블록 내의 3비트 모두가 1일 때만 출력이 1이 되고, 세 번째의 입력을 받을 때까지는 출력에 1을 발생할 수 없음ZX000111000w}

공학/기술| 2007.03.10| 90페이지| 1,500원| 조회(418)

플립플롭, 자료, 설계, 카운터, 래치, 비동기, 순차

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인덕터와 캐패시터 평가C아쉬워요

1.이 론커패시터와 인덕터는 비저항성 소자들로서, 두 개의 대전체 사이에 형성되는 전장과 코일에 생성되는 자장 속에 각각 에너지를 저장한다. 이들 소자들은 저항과는 달리 동적(Dynamic) 특성을 보이며, 커패시턴스 (Capacitance) C인 커패시터와 인덕턴스 (Inductance) L인 인덕터에 대해서 전류 전압의 관계식은 각각{rm& i`=`C dv over dt ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~식 1(a) ## & v`=`Ldi over dt ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~식 1(b)으로 나타난다.#커패시터커패시터는 축전기(C)이며 떨어져 있는 두 개의 판 사이에 형성되는 전기장에 에너지를 저장한다. 커패시터에 걸리는 전압이 시간에 따라 변하지 않으면 커패시터에 흐르는 전류는 0이고 커패시터는 에너지를 축적하지만 소모하지는 않는다.#인덕터인덕터는 코일(L)이며 코일에 의해 형성되는 자기장 속에 에너지를 저장한다. 인덕터에서는 전류가 시간에 따라 변하지 않으면 전압은 발생하지 않는다. 일정 전류가 흐를 때 전압은 0이자만 일정량의 에너지가 축적된다.#임피던스 행렬다단자 회로망에 있어서 각각의 포트(단자쌍)에 대한 전압을 같은 포트 또는 다른 포트에 대한 전류와 연결시킨 임피던스 행렬을 말하며, 각 요소는 임피던스의 차원을 가진다. 임피던스 매트릭스 라고도 한다.#어드미턴스 매트릭스다단자 회로망에서 각 단자쌍 (포트)에서의 전류를 같은 단자쌍 또는 다른 단자쌍에 대한 전압과 연결시키는 매트릭스1) 커패시터의 직·병렬합성커패시턴스가 {rm C_1,``C_2인 두 개의 커패시터를 그림 1과 같이 직렬 및 병렬합성할 때 나타나는 합성 커패시턴스를 각각 Cs, Cp라 하면, 직렬합성의 경우에는{i`=`C_s`dv over dt `=` C_s ( v_1 over dt `+` dv_2 over dt ) `=` C_s ( i over C_1 + i over C_2 )이므로{1 over Cover C_2 ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~식 2(a)의 관계가 성립한다. 또, 병렬합성의 경우에는{i`=`C_p dv over dt`=` i_1`+`i_2`=`C_1 dv over dt`+`C_2 dv over dt이므로{C_p`=`C_1`+`C_2 ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~`식 2(b)의 관계가 성립한다.{2)인덕터의 직·병렬합성인덕턴스가 {L_1`,`L_2인 두 개의 인덕터를 그림 2와 같이 직렬 및 병렬합성할 때 나타나는 합성 인덕턴스를 각각 {L_s`,`L_p라 하면, 직렬합성인 경우에는{v`=`L_s di over dt`=` V_1`+`v_2`=`L_1 di over dt`+`L_2 di over dt이므로{L_s`=`L_1`+`L_2 ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ 식 3(a)의 관계가 성립한다. 또 병렬합성인 경우에는{v`=`L_p di over dt`=`L_p ( di_1 over dt`+`di_2 over dt )`=`L_p ( v over L_1 `+` v over L_2 )이므로{1 over L_p`=`1 over L_1`+`1 over L_2 ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ 식 3(b)의 관계가 성립한다.{3)페이서 (Phasor)저항, 커패시터, 인덕터로 구성되는 선형회로를 주파수 ω인 신호원으로 구동시키면, 회로내의 임의 전류 및 전압은 정상상태에서 항상 주파수 ω를 갖게 된다. 이 관계를 이용하면 회로내의 모든 전류 및 전압은 그 진폭과 위상만에 의해서 일의적으로 규정된다. 예를 들어{v& = V cos(ωt+φ_v ) ##& = Re [Ve^jφ_v · e^jωt ]## & = Re [Ｖ ·e^jωt ]~~~~~~~~~~~~~~~~~~~~~~~~~~~식 4(a)의 관계가 성립하므로, v는{Ｖ = V·e^jφ_v~~~~~~~~~~~~~~~~~~~~~~~~~~~적으로 규정되는 것을 알 수 있다. 이 때 V를 v의 페이서라고 부른다. 페이서 V는 복소수로서 그 크기 V는 v의 진폭을 나타내고, 그 위상 {φ_v는 v의 초기위상을 나타낸다. 페이서의 입장에서 식 4(a)를 설명하면, 페이서 V가 각속도 ω로 회전할 때 실수축에 투영되는 신호가 곧 v라고 할 수 있다.4)임피던스와 어드미턴스임피던스는 교류회로에 있어서 전류 흐르기의 어려움을 나타내는 양이다. 저항회로의 저항을 동적회로(Dynamic Circuits)에 맞도록 확장한 것이 임피던스(Impedance)이고, 그 역수가 어드미턴스(Admittance)이다. 임피던스와 어드미턴스는 복소수로서, 해당회로나 소자의 전압 페이서와 전류 페이서의 비로써 정의된다. 즉, 전압 V인 단자쌍(port)에 전류 I가 흐르면, 이에 상응하는 임피던스 Z와 어드미턴스 Y는 각각{& Ｚ= Ｖ over Ｉ ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~식 5(a)##& Ｙ = Ｉ over Ｖ = 1 over Ｚ ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~식 5(b)이다.임피던스와 어드미턴스를 실수부와 허수부로 나누어 표기하면{&Ｚ =R +jX~~~~~~~~~~~~~~~~~~~~~~~~식 6(a) ##&Ｙ =G+jB ~~~~~~~~~~~~~~~~~~~~~~~~식 6(b)가 된다. 이 때 R을 저항(Resistance), X를 리액턴스(Reactance), G를 콘덕턴스(Conductance), B를 서셉턴스(Suseptance)라 부른다. 또, 임피던스와 어드미턴스를 크기와 위상으로 표기하면{&｜Ｚ｜= sqrt {R^2 +X^2} ,~~~~｜Ｙ｜=sqrt{G^2 +B^2}~~~~~~~~~식 7(a)##&φ_Z = tan^-1 (X/R)~~~~~φ_Y =tan^-1 (B/G)~~~~~~~~~식 7(b)가 된다.5)커패시터와 인덕터의 임피던스커패시터의 경우, 식 1(a)에 식 4(a)를 적용하면{i&=C d over dt ·Re[Ｖ·e^jωt ]##&=C·Re&=Re[jωC·Ｖ·e^jωt ]~~~~~~~~~~~~~~~~~~~~~~~~~~식 8(a)이 된다. 페이서 표기에 의하면{i=Re[Ｉ·e^jωt ]이므로, 식 8(a)는 결국{Ｉ=jωC·Ｖ~~~~~~~~~~~~~~~~~~~~식 8(b)의 관계를 의미하게 된다. 그러므로 식 5(a) 의 정의를 적용하면 커패시터의 임피던스 {Z_c는{Ｚ_C = 1 over {jωC}~~~~~~~~~~~~~~~~~~~~~~~~~~~~식 9가 됨을 알 수 있다. 즉, 커패시터의 임피던스는 허수값을 가지며, 따라서,{&X_C = -1 over ωC ~~~~~~~~~~~~~~~~~~~~~~~식 10(a)##&B_C =ωC~~~~~~~~~~~~~~~~~~~~~~~~식 10(b)의 표기가 가능해진다.마찬가지 방법을 인덕터에 적용하면, 인덕터의 임피던스 {Z_L은{Ｚ_L = jωL~~~~~~~~~~~~~~~~~~~~~식 11이 됨을 쉽게 알 수 있다. 리액턴스와 서셉턴스에 대해서는{&X_L =ωL~~~~~~~~~~~~~~~~~~~~~~~식 12(a)##&B_L = 1 over ωC ~~~~~~~~~~~~~~~~~~~~~~식12(b)의 관계가 성립한다.※회로도{3.사용기구가청주파수 신호발생기오실로스코프교류전압계저항(1킬로 옴)커패시터 (5개)인덕터(5개)4.실험방법1){v_s의 주파수를 1200㎐로 두고, 그림 3(a) 회로를 구성하고 ({c`=`c_1), 오실로스코프를 이용하여 R과 C양단의 전압진폭 {V_R 과 ~V_C를 측정하여 표1에 기록한다.2) 커패시터를 {C_2`∼C_5로 교환해 가면서 (1)을 반복하여 표 2에 기록한다.3) 커패시터를 {C_1과 {C_2의 직렬합성으로 두고 (2)를 반복한다. 또, 병렬합성에 대해서도 이를 반복한다.4) 커패시터를 {C_3,`C_4,`C_5의 직렬합성으로 두고 (2)를 반복한다. 또, 병렬합성에 대해서도 이를 반복한다.5) 그림 3(b) 회로를 구성하고 ({L=L_1), 오실로스코프를 이용하여 R과 L양단의 전압 진폭 {V_R과 {V_C를 측정하2 ∼ L_5로 교환해가면서 (5)를 반복하여 표4에 기록한다.7) 인덕터를 {L_1 과~L_2의 직렬합성으로 두고 (6)을 반복한다. 또, 병렬합성에 대해서도 이를 반복한다.8) 인덕터를 {L_3 , L_4 , L_5의 직렬합성으로 두고 (6)을 반복한다. 또, 병렬합성에 대해서도 이를 반복한다.5.결 과1) 커패시턴스 측정 (커패시터: C1=0.1㎌ C2=1㎌ C3=1.5㎌ C4=5㎌ C5=10㎌){커패시터C1C2C3C4C5VR6V8..4V8.2V8.8V9.1VVC7.2V1.25V0.76V0.2V0.15V커패시턴스0.1㎌1㎌1.5㎌5㎌10㎌2) 커패시터의 직,병렬 합성{커패시터C1,C2 직렬C1,C2 병렬C1,C2,C3 직렬C1,C2,C3 병렬VR5V9.1V9V9.2VVC8.22V1.25V1.25V0.07V커패시턴스0.09㎌1.1 ㎌0.09㎌2.6㎌이론치비교0.090㎌1.1㎌1.034㎌16.5㎌3) 인덕턴스 측정(L1=100mH L2=200mH L3=400mH L4=1mH {L_5=0.15mH){인덕터L1L2L3L4{L_5VR9.79.79.79.79.7VL0.070.070.070.070.07인덕턴스100mH200mH400mH1mH0.15mH4) 인덕턴스의 직,병렬 합성{인덕터L1,L2 직렬L1,L2 병렬L1,L2,L3 직렬L1,L2,L3 병렬VR9.79.79.79.7VL0.070.070.070.07커패시턴스300mH66mH700mH66mH이론치비교30066.666400270.274검토 및 논의의용전자 첫 실험이었다.. 처음이라.부족한 면이 많았다..우선 실험의 가장 기초적인 기기의 사용 법을 숙지 하지 못해 어려움이 컷다.오실로스코프와 Function Generator 의 사용법을 몰랐다. 그 기기의 사용 이 가장 기본적이었는데..앞의 실험을 하지 못해 어려움이 컷던 것 같다 .하지만. 이번 실험을 통해 기본적인 기기의 사용법을 알게 되어 처음은 어려웠지만 의미있는 실험이된 것 같다 . 하지만. 이 기기의 사용법을 정확히 알수 없었기 때문에. 이 실험의 결.

공학/기술| 2007.03.10| 6페이지| 1,000원| 조회(957)

특성, 인덕터, 커패시터, 합성, 캐패시터

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