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Limiting 회로와 Clamping 회로의 설계실험 예비보고서

설계실습 계획서설계 실습14. Limiting 회로와 Clamping 회로의 설계(송상헌 교수)1. 목적 : Limiting 회로와 Clamping 회로를 설계하고, 구현, 측정, 평가한다.2. 이론1) Limiting Circuit- 일정한 기준전압보다 높거나 낮은 전압을 잘라내고, 그 이외의 전압만을 출력으로 내는회로이다.2) Clamping Circuit- 교류 전압에 직류 전압을 더하는 기능을 수행하기 위해 커패시터를 첨갛나 다이오드 응용회로이며 양의 직류전압을 더해주는 양의 클램퍼와 음의 직류전압을 더해주는 음의 클램퍼가 있다.3. 설계 실습 계획서3.1 Cut-In 전압 아래로 파형이 나오는 Limiting Circuit을 설계하여 제출하여라. ( R=5㏀,5sinwt(V), f=1㎑ 사용하라.)? 일정한 기준전압보다 높거나 낮은 전압은 잘라내고, 그 이외의 전압만을 출력으로 내는 회로이다. 위의 파형을 보면 입력이 0V 이하일 때는 출력전압과 같은 전압을 출력하지만 0V이상일 때는 약 1V이상의 전압을 잘라내는 파형을 보이고 있다. 이것은 입력이 0V이상일 때만 다이오드가 순방향 바이어스되어 전류를 통하게 되기 때문이고, 0V이하일 때는 다이오드에 전류가 통하지 않으므로 다이오드 양단이 단락되어 입력과 출력이 같게 된다.3.2 그림 14.1의 각각의 회로에서 3V 위로, 아래로 파형이 나오도록의 값을 설계하여 제출하여라.(Cut-in 전압을 0.7V로 가정하여 설계하라.)? 3V위로 파형이 나오는 경우? 3V 이상의 파형을 얻기 위해서 Cut-In 전압을 0.7로 가정했을때 약 3.7V의 직류 전압을연결하여 주면 3.7V-0.7V=3V가 되어 3V이상의 파형이 나오게 된다.3V 아래로 파형이 나오는 경우? 3V 이하의 파형을 얻기 위해서 Cut-In 전압을 0.7로 가정했을때 약2.3V의 직류 전압을연결하여 주면 3V-0.7V=2.3V가 되어 2.3V 이하의 파형이 나오게 된다.3.3 Clamping Circuit 의 동작과 그 응용에 대해 설명하여라.? Clamping Circuit 의 동작과 응용1) 양의 클램퍼a) 커패시터의 충전구간- 입력전압의 처음 음의 1/4주기동안( 커패시터의 충전구간 )에는 다이오드가순방향으로 바이어스 되기 때문에 입력전압의 피크값을 향해가는 커패시터가충전되기 시작한다. 이때 다이오드와 커패시터로 구성되는 회로내의 저항은 매우 작은값이므로 순간적으로 커패시터가 같은 극성으로 입력전압의 피크값까지 충전된다.b) 커패시터의 방전구간- 입력전압이 음의 피크값을 지나가게 되면 커패시터의 양단 전압이 다이오드의음극에 바이어스되어 있기 때문에 다이오드는 항상 역방향 바이어스 상태에 있게된다. 따라서 커패시터 부하저항과 결합되어 방전하게 되는데 저항을 충분히 크게하여방전 시정수를 증가시켜 천천히 방전이 이루어지도록 한다. 이때 커패시터는 매우느린 속도로 방전 되로록 하였기 때문에 일종 직류전원으로 간주할수 있게 된다. 결국부하저항에 나타나는 전압은 입력전압과 커패시터 전압이 합쳐져서 나타나게 된다.2) 음의 클램퍼a) 커패시터의 충전구간- 처음 양의 1/4주기 동안(커패시터 충전구간) 에는 다이오드가 순방향으로바이어스되기 때문에 입력전압의 피크값을 향해 커패시터가 충전되기 시작한다. 이때다이오드가 커패시터로 구성되는 회로내의 저항은 매우 작은 값이므로 순간적으로커패시터가 같은 극성으로 입력전압의 피크값까지 충전된다.b) 커패시터의 방전구간- 입력전압이 양의 피크값을 지나가게 되면 커패시터의 양단 전압이 다이오드의양극에 바이어스되어 있기 때문에 다이오드는 항상 역방향 바이어스 상태에 있게된다,따라서 커패시터는 부하저항과 결합되어 방전하게 되는데 부하저항을 충분히 크게하여 방전 시정수를 증가시켜 천천히 방전하도록 한다. 이때 커패시터는 매우 느린

공학/기술| 2009.03.18| 5페이지| 1,000원| 조회(540)

중앙대 전자전기, Limiting 회로, 중앙대 전전, Clamping 회로

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Current Steering 회로와 Differential Amplifier 설계 예비보고서 평가A+최고예요

설계실습 계획서설계 실습10. Current Steering 회로와 Differential Amplifier 설계(이정우, 김호성 교수)1. 목적 : NMOS를 이용하여 Current Steering 회로와 Differential Amplifier 설계한다.2. 이론▷ Current Steering 회로 : current mirror를 여러개 이용하여 전류를 손쉽게 조정할 수 있는 회로.▷ 차동 증폭기 (Differential Amplifier)는 두 입력 신호의 전압차를 증폭하는 회로이다. 연산 증폭기나 Emitter coupled 논리 게이트의 입력단에 주로 쓰인다. 각 입력 단자의 전압을 와 로 나타내면, 출력단자의 전압 Vout은 다음과 같다.이 때, Ad는 차동 신호 이득 (differential-mode gain), Ac는 동상 신호 이득 (common-mode gain) 을 뜻한다.동상 신호 제거비 (common-mode rejection ratio)는 차동 신호 이득과 동상 신호 이득의 비율이다.위의 공식에서 Ac가 0에 가까워질 수록 CMRR은 무한대로 증가한다. 만약 Ac = 0이면, 완벽한 대칭성을 가진 차동 증폭기로, 출력 전압은 이다.한편, 한 개의 입력단자를 가진 증폭기도 차동 증폭기의 범주에 포함된다고 볼 수 있다. 차동 증폭기의 두 개의 입력중 하나를 접지시키면 한 개의 입력단자를 가진 증폭기와 같아지기 때문이다.차동 증폭기는 반전 되먹임(negative feedback)을 이용하는 시스템에서 많이 쓰인다. 이 때 두 입력 단자는 각각 원래의 입력 신호, 되먹임 신호와 연결된다. 일반적인 증폭용도 외에도 전동기와 서보(servo)의 제어에도 쓰인다.3. 설계 실습 계획서3.1 Current-Steering 회로 설계3.1.1일때, 출력전류(I)가 1㎃가 되도록 과 같은 전류원을 설계하라. 이때 MOSFET로는 2N7000을 사용한다.3.1.2과각각의 drain current, gate-source voltage, drain-source voltage를 Pspice 시물레이션을 통해 구하라.과의 동작영역은?,의 drain current,의 gate-source voltage, drain-source voltagedrain currentgate-source voltagedrain-source voltage10.58㎃2.35V2.35V1.086㎃2.35V13.47mV3.1.3 의 회로에 2개의 MOSFET(2N7000)과 스위치를 추가하여 출력전류로 1㎃, 2㎃, 3㎃의 3가지 값을 얻을 수 있는 간단한 current-steering 회로를 구성하라. 이때의 값은 3.1.1에서 정한 값으로 유지한다.3.2 Differential Amplifier 설계3.2.1 와 같은 회로를 이용하여 아래의 사양을 만족하는 Differential Amplifier를 설계하고자 한다. 이때이고 (즉)출력 전압은로 정의한다. MOSFET로는 2N7000을 사용한다. 전류원으로는 3.1에서 설계한 것 중 하나를 선택하여 사용한다.[ 설계사양 ](1) Differential mode output resistance 약 4㏀(2) Differential mode voltage (midband gain) 50 (V/V) 이상3.2.2 입력신호과의 dc성분이 0일때, MOSFET각각의 drain current, gate-source voltage, drain-source voltage를 PSpice 시물레이션을 통해 구하라.의 동작영역은 무엇인가?,의 drain current,의 gate-source voltage, drain-source voltage3.2.3 Differential mode voltage gain (midband gain)을 구하라. 이때 Differential voltage input은로 정의한다. 설계사양 (2)를 만족하는가?? Differential mode voltage gain (midband gain)는로 증폭 출력이 되었다.따라서 설계 사양 (2) Differential mode voltage (midband gain) 50 (V/V) 이상을 만족한다고 볼 수 있다.3.2.4 Differential mode 출력저항을 구하라. 설계사양 (1)을 만족하는가?? Differential mode 출력저항은Ω=1.068㏀으로 설계 사양 (1)Differential mode output resistance 약 4㏀ 을 만족시키지 못했다.3.2.5 Common-mode voltage gain (midband gain)과 common mode rejection ratio (CMRR)을 구하라.? 공통 모드 제거비(CMRR; Common-Mode Rejection Ratio)는 차동증폭기(differentialamplifier)가 두 입력(+ 및 -)에 공통되는 신호 부를 통과시키지 않고 거부하는 정도를나타낸다. 높은 값의 CMRR은 높은 전압 오프셋과 작은 전압 요동을 가진 신호나두 개의 신호의 전압 차이를 포함한 정보(예를 들어 평형선에서의 음성 전송)에서중요하게 응용된다. 이상적으로, V + 와 V ? 의 입력을 가지는 차동증폭기의 출력은Vo = Ad(V + ? V ? )이다. 여기서 Ad는 차동증폭기의 이득이다. 그러나 차동증폭기의실제 출력은 다음과 같다.As는 공통모드 이득이고, 보통 차동 이득보다 훨씬 작다.CMRR의 단위는 데시벨이고, 다음과 같이 정의한다.CMRR은 공통 모드 신호가 측정기에 얼마만큼 나타내는지 보여주는 척도이기 때문에 매우 중요한 특성이다. CMRR의 크기는 신호의 주파수와 함수와 관련있다.

공학/기술| 2009.03.18| 8페이지| 1,000원| 조회(843)

증폭기, 중앙대 전자전기, Current Steering, 중앙대 전전, Dif..

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Common Source Amplfier 설계 예비보고서

설계실습 계획서설계 실습8. Common Source Amplfier 설계(김호성 교수)1. 목적 : NMOS의 특성을 이해하고 Common Source Amplfier를 설계, 구현, 측정, 평가한다.2. 이론□ 금속 산화막 반도체 전계효과 트랜지스터 ( MOSFET )? 금속 산화막 반도체 전계효과 트랜지스터 ( metal-oxide-semiconductor field-effect transistor)는 디지털회로와 아날로그 회로에서 가장 일반적인 전계효과 트랜지스터 (FET)이다. 줄여서 MOSFET 이라고도 한다. Mosfet은 N형 반도체나 P형 반도체 재료의 채널로 구성되어 있고, 이 재료에 따라서 NMOSFET이나 PMosfet 이라고 부른다.금속 산화막이란 이름이 붙은 것은 초기에 게이트로 금속을 이용하였기 때문이나, 현재는 폴리실리콘 게이트를 사용하여 금속이란 이름은 그저 관습적인 표현이 되었다. 저항층 게이트 전계효과 트랜지스터 ( insulated-gate field-effect transistor, IGFET)는 Mosfet과 거의 동의어이며 산화되지 않은 게이트 저항층을 갖는 전계효과 트랜지스터를 가르킨다. 폴리실리콘 게이트를 갖는 소자를 가르킬때 "IGFET"의 사용을 선호하지만, 아직도 대부분은 Mosfet이라고 부른다.□ Mosfet 구조? 금속 산화막 반도체 전계효과 트랜지스터 (MOSFET)는 모스 축전기에 의한 전하농도의 변화에 기초를 두고 있다. 두개의 단자(소스와 드레인)는 각각 분리되어 고농도 도핑된 영역에 연결되어 있다. 이런 영역은 P형이나 N형이 될 수 있지만 두개는 반드시 동일한 형태이어야 한다. 고농도 도핑 영역은 일반적으로 도핑 형태에 따라서 '+'로 표시된다. 이 두 영역은 이와 반대 형(type)으로 도핑된, 몸체라고 알려진, 영역에 의하여 분리되어 있다. 이 영역은 고농도 도핑이 아니며 '+' 기호가 없다. 활성 영역은 모스 축전기를 구성하며 세번째 전극, 즉 게이트가 되어 몸체 위에 있으며 산화층에 의해양공 영역의 공핍에 의하여 산화층 아래에 있는 P 영역의 표면에 N채널을 형성한다. 이 채널은 소스와 드레인 사이에 걸쳐있지만 게이트 전압이 소스에서 채널로 전자를 끌어당기기에 충분히 클 때만 그곳을 통하여 전류가 흐른다. 게이트와 소스사이에 영 또는 음의 전압이 걸리면 채널은 사라지고 소스와 드레인 사이에 전류가 흐르지 않는다.만약 Mosfet이 P채널 즉 PMosfet이면 소스와 드레인은 'P+' 영역이고 몸체는 'N' 영역이다. 음의 게이트-소스 (양의 소스-게이트) 전압이 걸리면 전자 영역의 공핍에 의하여 산화층 아래에 있는 N 영역의 표면에 P채널을 형성한다. 이 채널은 소스와 드레인 사이에 걸쳐있지만 게이트 전압이 소스에서 채널로 양공을 끌어당기기에 충분히 작을 때만 전류가 흐른다. 영 근처 또는 양의 전압이 게이트와 몸체사이에 걸리면 채널은 사라지고 소스와 드레인 사이 전류가 흐르지 않는다.소스는 채널을 통하여 흐를 전하 운반자 (N채널에서는 전자, P채널에서는 양공)가 샘솟는 곳이기 때문에 붙여진 명칭이다; 마찬가지로 드레인은 전하 운반자가 채널을 빠져 나가는 곳이다□ 회로 기호? 다양한 기호가 Mosfet에 사용된다. 기초적인 모양은 일반적으로 직각으로 남겨져서 채널과 같은 방향으로 구브러진 소스와 드레인을 갖는 채널을 나타내는 선이다.P채널N채널제이펫Mosfet 증가형Mosfet 공핍형□ 확장형 N채널 Mosfet에서 동작 종류1)차단이나 역문턱 상태?>일때 여기서는 소자의 threshold voltage이다. 기본적인 문턱모형에 따르면 트랜지스터는 차단되고 드레인과 소스사이의 전도는 없다. 사실은 전자 에너지의 볼츠만 분포로 인해, 소스에 있는 전자들 중에서 에너지가 높은 일부분의 전자들이 채널로 들어가서 드래인으로 흐르는 것이 가능한데, 이것이 게이트-소스 전압의 지수 함수인 문턱아래 전류가 된다. 트랜지스터가 차단 스위치로 사용될 때 이상적으로는 드레인과 소스사이의 전류가 없어야 하지만, 미약한 역전류(inversion current)가허용한다. 드레인 전압이 게이트 전압보다 높아서 채널중의 일부분이 없어진다. 이 영역이 발생하는 것은 핀치오프라고도 알려져 있다. 드레인 전류는 드레인 전압에 의존되지 않고 전류는 게이트-소스 전압에 의해서만 제어되며, 다음과 같은 형태이다:채널 길이 변화를 고려하기위해 이 방정식에다 (1 + λVDS)을 곱할 수 있다.채널 길이가 아주 짧아지면, 전하 운반자의 이동은 유사-탄도성 전달(quasi ballistic transport)을 한다. 짧은 채널 효과가 크면, I-V 특성을 위의 방정식으로 근사시킬 수 없다. 차라리 포화 드레인 전류는의 이차 함수가 아니라 거의 일차 함수에 가깝다.3. 설계 실습 계획서3.1.1 센서 (무부하 출력 : 정현파, 40 mVpp, 5 ㎑, 10 ㏀ 부하 : 20 mVpp)의 출력을 증폭하여 10 ㏀ 부하에 1.5 Vpp 이상의 전압이 걸리도록 아래 회로와 같은 common source amplifier를 설계하라. 인터넷에서 2N7000의 data sheet를 찾아서 계획서에 첨부하라. 여러 종류의 data sheet가 있을 것인데 가장 자세한 것을 선택하여 제출하라. 제출한 data sheet에는 본인이 설계할 때 선택한 값에 빨간색으로 표시를 하라. 모든 저항의 값은 5% 표준에서 선정하고 커패시터는 준비물 중에서 가장 좋은 것으로 선정하라.(a) 이론부의 설계순서에 따라 설계하며 모든 계산과정을 기술하라.Step1. 입력 신호에 대한 정보, 즉 신호의 크기, 주파수, 그리고는 주어진다. 또 부하의 크기도 당연히 주어지면 일반적으로 전원전압도 주어진다. 이러한 조건에서 원하는 이득를 갖는 증폭기를 설계하는 것이 목적이다. 그러므로 증폭기를 설계하기 위해서는 위의식으로부터 출발하여 그림 3.6회로의 모든 소자 값, 즉그리고 세 개의커패시터의 값을 결정해야 한다.?=10㏀,= 10㏀,=30V 로 문제에 주어져 있다.Step2. 이득의 식에서가보다 훨씬 크면 오른쪽의 첫 항의 근사값이 1로 되어 식이 간단해진다. 그러므로 일기 위한 조건,로부터를 구할 수 있다. 단 부하의저항은 증폭기 출력에 연결되는 부품( 또 다른 증폭기, 필터, ADC등)의 입력저항이므로 표준값이아닐수도 있으며 이 경우에는를 이 값에 가장 가까운 표준저항으로 정해야 한다.? 부하에 최대 파워를 전달하기 위한 조건이이고,이 10㏀으로 주어졌기 때문에=10㏀이 된다.Step4. 이득의 근사식을 보면가 작을수록 이득이 커지므로 수십 Ω정도로 작은 저항으로 정한다.? 이득의 근사식를 보면가 작을수록 이득은 커지므로는 대략 10㏀정도로 정한다.=10㏀Step5. 이제 이득의 근사식에서을 구한다.?을 통해서을 구한다.Step6. 그런데은 bias함수인데 data sheet를 보면 보통 200㎃에 대한의 값이 주어져있으므로 이 함수를 이용하여 Step5에서 구한을 만족하는를 계산한다.Step7.과, 그리고의 관계식으로부터 bias가 흐를 때 FET 의 gate와 source사이직류전압를 계산한다. 이 때 꼭 필요한는 data sheet에서 얻을 수 있다.Step8.는, FET, 그리고 source의 저항에 걸리는 전압의 합과 같다. 그런데는 앞에서구한와에 의해 결정되므로 data sheet에 주어진 값이나 그래프에서 구한다. 그런데 datasheet에서 주어진 그래프에서도 교점을 찾기 힘들때에는 FET가 충분히 saturation 영역에서동작하도록정도 되도록 잡는다. 그리고 실험실에서 쉽게 얻을 수 있는 전원전압으로25V를 선정하면 미지수는만 남으므로 계산할 수 있다.Step9. 이제 source에 연결된 저항과 전류를 알고 있으므로 source의 전압을 알고도 알고있으므로를 계산할 수 있고, 따라서과의 비를 구할 수 있다. 둘 중 하나의 값을앞서 언급한 바와 같이 수백 ㏀정도의 표준저항으로 정하여 나머지도 계산한다.Step10.커패시터는 교류신호에 대해 단락된 것처럼 작동하기를 원하므로 클수록 좋지만과는신호선이므로 100㎋이나 1㎌으로 정하고는 10㎌로 정한다.?=1㎌,=1㎌,10㎌Step11. 이제 모든 소자의 값을 인하여 무엇이 틀렸는지 파악, 해결한다.(b) 센서의 Thevenin 등가회로를 구하여 제출하라.?=10㏀+260㏀(c) 설계결과, 즉 모든 저항과 커패시터의 값을 표로 제출하라.제약조건 :전원전압 (Max.) 30V저항소자소자값커패시터 소자소자값10㏀1㎌,500㏀1㎌,500㏀10㎌10㏀10㏀10㏀□ Data sheet 첨부3.1.2(a) 위의 증폭기를 PSPICE로 simulation하여 각 node의 전압과 branch의 전류가 명시된 결과 회로도를 제출하라.(b) 입력 주파수가 5㎑일 때 입력과 출력파형이 동시에 보여주는 PSPICE 결과를 제출하라.(c) 위에서 구한 센서의 Thevenin 등가회로를 function generater와 저항으로 구현하여 센서 대신 사용하고 위와 같이 센서의 특성의 측정하려면 function generator의 출력을 얼마로 맞추어야 하는가? 그 이유는 무엇인가?? 센서의 Thevenin 등가회로를 사용한다고 해도 function generator의 출력은 위의 회로와 똑같이 40m로 한다. 그 이유는 센서의 Thevenin 등가회로라는 것은 센서부분의 모든 부하를 하나의 부하로 표현한 것에 불과하기 때문에 부하부분이 입력이나 출력에 영향을 끼치지는 못하기 때문이다.(d) Amplifer의 입력파형과 출력파형을 동시에 오실로스코프로 볼 수 있도록 장치 연결도를 그려서 제출하라.? 회로도 참고 : Ch1은와 function generator사이에 연결하고, Ch2는와사이에 연결한다.(e) Amplifier의 입력파형 (Ch. 1)과 출력파형(Ch. 2)이 오실로스코프에 동시에보이도록 하려면 Ch. 1과 Ch. 2의 V/Div, Time/Div을 각각 얼마로 해야 하는가?V/DivTime/DivCh. 110㎷0.1㎳Ch. 21V0.1㎳? 입력은 40㎷이기 때문에 V/Div을 10㎷로 하면 온전한 파형을 관찰할 수 있다. 하지만 출력은 약 2.5V까지 증폭되기 때문에 V/Div을 1V로 해야 잘리지 않은 파형을 관찰할 수 있다?

공학/기술| 2009.03.18| 11페이지| 1,000원| 조회(280)

중앙대 전자전기, nMOSFET, common source amplfi, 중앙..

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CMOS Inverter, Tri-state 설계 예비보고서

설계실습 계획서설계 실습11. CMOS Inverter, Tri-state 설계(송상헌 교수)1. 목적 : digital 회로 설계에 있어서 가장 기본적인 회로인 Inverter에 대해서 설계하여, 그에 대한 동작 특성을 분석한다. Inverter는 MOSFET뿐만 아니라 BJT소자로도 구현이 가능하나 여기서는 NMOS와 PMOS를 함께 사용한 CMOS Inverter에 대해 다루어 본다. 또 Tri-State 인버터의 동작을 이해하고 직접 설계하여 본다.2. 이론□ NMOS inverter□CMOS Inverter3. 설계 실습 계획서3.1 이론부의 ‘MC14007UB’의 Data Sheet를 참고하여, 핀 배열, CMOS gate로 회로를 구성할 때의 유의점 등을 설명하여라.1PMOS(B)의 Drain 단자14VDD2PMOS(B)의Source 단자13PMOS(A)의 Drain 단자3PMOS(B)와 NMOS(B)의Gate 단자12OUTPUT ( PMOS(C)의Source와 NMOS(C)의 Drain단자 연결 )4NMOS(B)의 Source 단자11PMOS(C)의 Source 단자5NMOS(B)의 Drain 단자10PMOS(C)와 NMOS(C)의Gate 단자6PMOS(A)와 NMOS(A)의Gate 단자9NMOS(C)의 Source 단자7Vss8NMOS(A)의 Drain 단자□ CMOS gate로 회로를 구성할 때의 유의점? 위의 maximum의 값이 초과되지 않도록 설계한다.? 실험 환경의 온도를 적정히 유지한다.? 입력 전압의 값은 3V에서 18V가 되도록 한다.? MC14007UB의 각 핀의 역할을 잘 확인하고 전압을 입력하여야 한다.? 사용하지 않는 입력단자는 floating 시키지 말고 Vcc 또는 GND에 연결시켜야 한다.? 입력이 high 또는 low가 정확히 되지 않고부근의 전압 상태(meta stable)에 있으면내부의 PMOS에서 NMOS로 도통 전류(cross conduction 또는 cross talk)가 계속 흘러발열을 하게 되고 심하면 IC가 손상되는 경우도 있다.? 사용하지 않는 출력단자는 반드시 Open 시켜 놔야한다.3.2 그림 11.1의 회로에서,,,를 구하는 방법을 설명하여라.□ NMOS :1)일 경우2)일 경우□ PMOS에서,1)일 경우2)일 경우? 6번 단자(PMOS(A)와 NMOS(A)의 Gate 단자)에 전압()을 조금씩 증가시키면서전류가 흐르기 시작하는 전압또는를 구한다. 그리고 전압을 더 증가시키면() 또는() 를 만족하는 조건에서를 구해 식에 대입하여 수식을 풀면,,의 값을 구할수 있다.3.3,,,,를 구하는 식을 증명하여라.위의 그림에서 보면 입력 전압과 출력전압이 일치하는 전압이이다. 이 영역은 C구간이므로 PMOS, NMOS 둘 다 Saturation 영역에 있게 된다. Saturation 영역에서와을 같게 놓고라고한다면이다. ()여기에서 PMOS와 NMOS가 symmetric 하다면된다과는 logic level로 볼 때 출력쪽에서 각각 Low=0과 High=1로 표현이 가능한전압이며 보통 CMOS inverter에서는, =0V,를 말한다.은 입력쪽에서“LOW"로 받아들일 수 있는 최대전압이며는 입력 쪽에서 "High"로 받아들일 수 있는최소 전압이며, 일반적으로 voltage gain이이 되는 전압으로 정의 된다.( noise margin low )( noise margin high )로 나타낼 수 있다.3.4 CMOS Inverter의 PSpice simulation을 하여라.3.5 그림 11.6 (b)의 Improved Tristate Inverter에서 e, ?입력부분에 Inverter의 회로를 한 개 추가하여 하나의 신호로 e, ?를 동시에 제어하기 위한 회로를 설계하여 schematic으로 나타내어라. ( NMOS : 3개, PMOS : 3개 사용 )

공학/기술| 2009.03.18| 8페이지| 1,000원| 조회(790)

CMOS, 중앙대 전자전기, cmos inverter, 중앙대전전, Tri-st..

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MOSFET Current Source와 Source Follower 설계 예비보고서

설계실습 계획서설계 실습9. MOSFET Current Source와 Source Follower 설계(이정우, 김호성 교수)1. 목적 : NMOS를 이용하여 전류원을 설계, 구현, 측정, 평가한다.2. 이론- MOSFET은 drain과 gate에 연결되어 있으므로 MOSFET이 동작하는 경우에는 항상 saturation 영역에서 동작한다. 따라서의 drain의 전류는와 같이 얻어진다.- MOSFET의 gate전류는 거의 0A이므로은 저항 R을 따라 흐르고이므로와 같은 관계식을 얻을 수 있다.-가 역시 saturation 영역에서 동작한다면의 drain 전류인 동시에 전류전원의출력전류인는와 같이 얻을 수 있다.- 위 세가지 관계식을 이용하여 출력전류와 기준전류의 관계를 다음과 같이 얻을 수 있다.-를 동일한 MOSFET를 사용한다면 기준전류와 같은 출력전류를 얻는 전류전원을 설계할 수 있다. 이러한 회로를 current mirror이라고 한다.-가 saturation 영역에서 동작하는 것을 보장하기 위한의 전압조건- 위의 그래프는 current mirror의 전압-전류 특정 곡선으로의 조건을만족하게 되면 출력 전류가 거의 일정한 값으로 유지된다. 따라서 current mirror는 일정한전류를 측정하는 전류전원으로 사용한다.3. 설계 실습 계획서3.1 Current Source(전류원) 설계3.1.1 < 그림 9.1 >과 같은 회로를 이용하여 약 10 mA의 전류 ()를 출력하는 전류원을 설계하고자 한다. 단, power supply로는== 10V,= 0V를 사용하며 MOSFET,로는 2N7000 ( PSpice 심볼 : 2N7000/FAI )을 사용한다.(a) 2N7000의 data sheet로부터 (1/2)(W/L)를 구하라. 사용한 수식 및 수치를 자세히 적어 제출하라.? data sheet에서 아래와 같은 값을 얻을 수 있다.위의 값을 이론 부분의 아래의 식에 대입하여의 값을 구할 수 있다.따라서를 구할 수 있다.(b) 10 mA의 전류 ()를 출력할 때를 구하라.? 위의 공식을 이용해서대신 10㎃를 대입하여를 구한다.따라서를 구할 수 있다.(c)의 값을 구하라.? 위에서 구한를의 관계식에 대입하여 R의 값을 구할 수 있다.따라서 R=722.8Ω으로 구할 수 있다.(d)의 최소값은 얼마인가??이고이고 current mirror의 전압-전류 특성 상의 조건을 만족 해야 하므로의 최소값은 2.772-1.9=0.872V가 된다.따라서의 최소값은 0.872V가 된다.(e)와의 동작영역은?? 두 MOSFET의 동작 영역은 Saturation 영역에서 작동한다.따라서 두 MOSFET는 위와 같은 조건에서 동작한다.3.1.2 DMM의 전류측정모드를 사용하지 않고를 측정하는 방법을 고안하여 제출하라.( 물론 dc power supply의 수치를 읽을 수도 있으나 보통 1 mA이 상만 표시되므로 정확히 읽을 수 없다. )?의 관계식을 이용하면를 직접 측정하지 않고도의 값만 측정을 해서의 값은 간접적으로 구할 수 있다.3.1.3 전류원은 부하의 크기에 상관없이 일정한 전류를 출력한다. < 그림 9.1 > 과 같은 회로를 약간 변형하여 이를 확인할 수 있는 회로와 방법을 설계하여 제출하라.? 부하의 크기를 변화시키면서 출력되는 전류를 측정하여 본다.3.1.4 PSpice 시뮬레이션의 DC sweep을 이용하여특성곡선을 얻어 도시하라. 이 때 sweep에 사용되는 변수 (x축)는이다.? 전압이 증가함에 따라 전류값도 일정하게 증가했다가 어느정도 증가함 다음 전류가 일정해진다.3.2 Source Follower 설계3.2.1 약 1㎃의 전류 ()를 출력하는 전류원을 설계하라. 와 같은 회로를 이용하여 아래의 사영을 만족하는 source follower를 설계하고자 한다. 설계 사양을 만족하도록의 값을 정하라.의 값은 과정 3.1.1에서 정한 값을 사용한다. Power supply로는(즉)를 사용하며 MOSFET로는 2N7000 ( PSPICE 심볼: 2N7000/FAI)을 사용한다. 입력전압으로는와 같은 정현파를 인가한다.[설계사양](1)=50Ω,=5㏀, 입력저항 ()이 1㏁이상(2) Midband overall voltage gain (/)이 0.95 이상(3) 1㎑가 midband에 속하며 overall voltage gain의 bandwitch (대역폭)가 10㎒이상?=722.8Ω,=50Ω,=5㏀,사용3.2.2 입력저항과 출력 저항은 얼마인가? 설계사양 (1)을 만족하는가?? 설계 사양을 만족하기 위해의 값을 가능하면 가장 큰 저항을 사용해야 입력저항이50Ω과 병렬로 연결되어 1㏁이상의 입력 저항을 얻을 수 있다. 따라서 실제 실험을 고려하여을 1㏁으로 설정하여 보면= 50Ω가까이 나오는데 이것은 설계사양 (1)을 만족하지 못하는 값이다.3.2.3 Midband voltage gain=/와=/의 값을 구하여라. 설계사양 (2)를 만족하는가??=7.112V ?=7.128V ?=1.002?=8.361V ?=7.295V ?=1.146? 설계 사양 (2)에서이 0.95 이상을 요구했는데 시물레이션 결과에서의 값은 1.146 를 얻을 수 있었다. 따라서 설계 사양 (2)를 만족한다고 볼 수 있다.3.2.4 회로의 PSPICE 시물레이션을 통해 overall voltage gain의 magnitude Bode plot을 그려라. Midband의 주파수 범위는? Bandwitch는 얼마인가? 설계사양 (3)을 만족하는가?

공학/기술| 2009.03.18| 6페이지| 1,000원| 조회(1,164)

중앙대 전자전기, Current Source, Source Follower, 중앙대 전전

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