*현* 스토어

*현*

개인

팔로워0 팔로우

소개

등록된 소개글이 없습니다.

전문분야 등록된 전문분야가 없습니다.

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

26개
전체 판매량

220개
최근 3개월 판매량

0개
자료후기 점수

평균A
자료문의 응답률

-

전체자료 26개

[전자회로실험] Operational Amplifier의 주파수 특성과 위상보정

#12 Operational Amplifier의 주파수 특성과 위상보정실험목적 : OP amp의 주파수 특성과 위상특성과의 관계를 알아본다.준 비 물전 원 : 15V DC 전원계 측 기 : 오실로스코프, 신호발생기저 항 : 1/4W 1KOMEGA(2개), 10KOMEGA, 100KOMEGA, 5.1MOMEGA, 가변저항 10KOMEGA, 5MOMEGA커패 시터 : 30uF반 도 체 : OP amp (TL071)배경 이론-연산 증폭기(OP amp)란?연산 증폭기(operational amplifier)는 바이폴라 트랜지스터나 FET를 사용하여 이상적 증폭기를 실현시킬 목적으로 만든 아날로그 IC(Integrated Circuit)로서 높은 이득을 가지는 증폭기를 말한다. 이것은 (＋) 및 (－) 2개의 입력 단자를 가지며, 외부 되먹임 회로를 첨가하여 사용한다.- 연산 증폭기의 특징개회로 상태의 이득은 │Av│= 가 된다.입력 저항은 Ri = 가 된다.출력 저항은 Ro = 0이 된다.주파수 대역폭이 BW = 이다.오프셋(off set) 전압 및 전류가 0이다 (zero offset).온도에 따라 특성이 변화하지 않는다 (zero drift).- 이상적인 연산 증폭기의 특징.전압이득 A =.대역폭 0 ~.2개의 입력단자 중 임의의 한 단자와 접지(GND)사이의 임력임피던스는.입력전류는 0.출력임피던스는 0출력전류는 얼마든지 크게 할 수 있다.- 바이어스전류와 오프셋 전압OP amp 의 포지티브와 네거티브 양 입력을 모두 바이어스로 하면 출력은 0으로 되어야 하지만 실제 출력과는 차이가 있다. 실제 출력에는 미소한 직류 전압이 흐르게 된다. 이것이 Off set 전압이다. 그러므로 OP amp의 입력에서 이상적인 차동중폭기가 아니기 때문에 이를 고려해 주어야 한다. 따라서 입력 오프셋 전압(Vos)과 입력바이어스전류 (Ii+, Ii-)가 수반되며 이것을 바로 오프셋전압, 오프셋전류 라고 한다. 오프셋 전류에 의한 영향을 최소화하기위해서는 본 회로의 경우 다음의 조건을 만족 시켜야 한다.R3 = R1 // R2- 주파수특성OP amp의 오픈 루프 이득은 직류신호에 대해서는 상당히 크지만 주파수가 높아질수록 이득은 감소한다. 주파수 특성을 보면 주파수가 10배 증가함에 따라 이득은 1/10감소한다. 이것은 -20dB/dec의 기울기라고도 할 수 있다. 폐루프 이득이 1(0dB)이 되는 지점을 유니트 게인대역(또는 Unit Gain Product)라고도 한다. 따라서 이 값이 클수록 주파수특성이 좋다.따라서 Ft(Unit Gain Product)가 1MHz인 OP amp를 10배 증폭기로 쓰면 유효사용 주파수한계가 100KHz로 감소한다.- 일반 증폭기에 있어서 주파수 특성Op Amp에 등가 식으로 R-C 회로가 있는 경우 Op Amp의 open loop시 이득을 Ao, 전달함수는 T라 표시하면{ Ao} over {1+j RC }l A l = 1인 경우, c ={ Ao} over {A }o위상차 ={ -tan}^{-1 }{ } over { o }( 가 무한대가 되어도 는 -2/ 이상의 값을 가질 수 없다.) 내부 보상이 되어 있지 않은 Op Amp를 교류증폭기로 사용할 경우 규격집에 따라 위상보상을 시켜야 한다. 위상보상이 지나치면 Op Amp는 이득을 손해이고 주파수가 높을수록 위상 지연은 커진다. 위상지연에 의해 발진이 일어나는가의 여부는 사용범위에서 위상이 -180 초과 여부에 달려있다. 외부 보상형은 발진 방지 회로를 부가하는 것이 필요하고 외부 보상형 OP amp는 발진 방지를 위한 단자를 가진다.실험절차1> 그림 12.1의 회로를 구성하라. (Rf = 100kOMEGA). 입력 Vi를 접지 시키고 5MOMEGA가변저항을 이용하여 출력전압 Vo가 0이 되도록 offset을 조정하라. 이때의 LM301 각핀의 전압을 측 정하여 기록하라.-1 이상적인 연산증폭기의 차동입력전압이 0일 때 출력전압이 0이 되어야 하지만 실제로 능동소자의 품질 불균일, 저항의 불균일 등으로 회로가 평형을 이루지 못하므로 출력 전압이 0이 되지 않는다. 따라서 이 실험에서도 출력전압이 0이 되지 않을 것이다. 여 기서 5MOmega의 가변저항은 이런 출력 Offset전압을 0으로 만들기 위해 사용한 것이다.2> 0.1V_{ p-p }의 정현파 입력 Vi에 인가하고 출력전압 Vo를 오실로스코프로 관찰하고 이 때 의 Rf와 주파수를 표12.1에 표시된 대로 변화시키면서 출력전압을 측정한다. 이 때 출력 파형에 clipping이 일어나지 않도록 하고 주파수가 변할 때마다 입력신호의 크기를 확인 하라.-1 출력 파형의 클리핑이 일어나지 않도록 함은 어떤 기준레벨보다 높은 부분이나 낮은 부분 등 임의의 파형부분만을 전송하기 위하여 사용하는 회로를 클리핑(clipping)회로 라 하는데 이것이 일어나지 않도록 하고 실험을 해야 한다.3> 발진기의 출력을 1MHz 구형파로 하고 Vo가 5V_{ p-p }가 되게 조정한 후 Vo를 관측하여 도 시하라.4> 표 12.2 에 지시된 조건에서 입출력 간의 위상차를 측정하여 표12.2에 기록하라.출력 위상에서는 위상지연이 일어날 것이다. 위상차는 입출력 간의 Time delay ,Q ={ 2 } over {T }t 이 식으로 위상차를 확인할 수 있다.5> 그림의 12.2의 회로를 구성하라((Rf = 100kOMEGA). 입력 Vi를 접지시키고 10KOmega가변저항 을 이용하여 출력전압 Vo가 0이 되도록 offset을 조정한다. 이때의 741각 핀의 전압을 측정하여 기록하라.-1 #1번 실험과 같이 이상적인 연산증폭기의 차동입력전압이 0일 때 출력전압이 0이 되어 야 하지만 실제로 능동소자의 품질 불균일, 저항의 불균일 등으로 회로가 평형을 이루 지 못하므로 출력전압이 0이 되지 않는다. 여기서 10k 의 가변저항은 출력 Offset전압 을 0으로 만들기 위해 사용한 것이다.

공학/기술| 2003.10.25| 8페이지| 1,000원| 조회(840)

전자회로, 회로, 전자실험, pspice

미리보기

닫기
[전자회로실험] 기본 선형 증폭기와 가산기 및 미분기와 적분기(결과)

실험 #13 기본 선형 증폭기와 가산기 및 미분기와 적분기13.1 실험목적1. 선형증폭기의 특성을 이해하고 가산기 및 미분기, 적분기에 대해 알아본다.2. 미분기와 적분기의 동작을 이해한다.13. 2 시료 및 사용기기- 전원 : ±5V dc 전원- 저항 : 1/4 W 2.7K OMEGA10K OMEGA(3EA) 27K OMEGA47K OMEGA(2EA) 100K OMEGA- 반도체 : OP AMP (TL 071)- 커패시터 : 0.0022mu F, 0.0047mu F- 계측기 : 오실로스코프, 신호발생기※ 참고 도서- 전자회로 장학신 외 4명 (광문각)- 전자회로 이홍민 외 2명 (상학당)- 최신 전자회로 최세웅, 허찬욱 共著 (보분당)- 마이크로전자회로 정원섭, 정덕균 共著 (회중당)- 전자공학 실험 (동진출판사)- 신편 전자공학 김기덕 외 3명 (청암)- 물리전자공학 변승준 외 2명 (복두출판사)- Electronic Principles Malvino (대영사)13.3 실험 절차 및 문제실험 1. 비반전 증폭기 중에서 전압플로어에 대한 입출력 파형을 측정하는 실험이다.전압플로어의 폐루프 전압이득 ACL=1 이며, 신호에 대한 위상차는 없고 입력신호는 그대로 츨력 되었다.실험결과주파수를 높이면서 관찰한 결과 출력의 피크값이 조금씩 줄어들었다.실험을 진행하면서....회로를 구성하고1.5V_p-p~, 400Hz의 정현파를 인가시킨 다음 Oscilloscope를 사용하여V_i ~,V_o을 관찰하는 실험이며, 전압 이득과 위상차를 측정하였다. 이 회로는 전압 Follower (출력의 모든 전압이 다시 귀환되므로 입력과 출력의 파형은 같게 된다.)이기 때문에 입력 파형과 출력 파형 간의 차이는 없으며, 이득은 1이다.입력 신호의 주파수를 변화시키면 출력 신호의 주파수도 비례적으로 바뀌게 되었으며, 입력신호의 진폭과 주파수를 변화시켜도 입력신호와 출력신호는 거의 같음을 알 수 있었다. 주파수가 낮을 때보다 높을 때 이 두 신호의 차이가 커지며, 주파수가 높을 때 전압폴over { 10k } +1=2가 된다.실험결과이상적일 경우 약 2배 증폭된 결과가 나오나 약간 줄어든 피크값을 관찰할 수 있었다실험을 진행하면서....2번의 회로는 비반전 전압귀환증폭기의 기본회로이다.1.0V_p-p~, 400Hz의 정현파를 인가하고 전압 이득과 위상차를 측정하는 실험이며, 전류가 저항R_A~, R_B에 의해서 나누어지게 된다. 여기에서는R_A~, R_B의 저항 값이 둘 다 같기 때문에 전류가 반으로 나누어지게 되고 출력 파형은 전류의 영향만큼 입력 파형에 영향을 받아 변화되었다.폐루프 전압이득은A_CL = { R_1} over {R_2 }+1이고, 대역폭은f_2(CL) = { f_unity} over {A_CL }이다. 선형(연산증폭기가 비포화)으로 동작하는 한 오차전압은 거의 0이다. 이것은 반전입력전압이 비반전 입력전압의 수 마이크로볼트 이내임을 의미하며, 폐루프전압이득은 (1+RB/RA) = 2이므로 전압이득이 약 2배 정도가 되는 출력파형이 나왔으며, 위상차는 없었다.(비반전).실험 3. RB의 저항을 바꾸면서 이득을 조정한 실험이다.ACL={ R_{ B } } over { R_{ A } } +1이므로 RB의 저항을 바꾸면서 이득을 조정한 실험이다. RB의 저항을 증가시켜 주면 위 식에 따라 이득은 증가하게 된다.실험을 진행하면서....위 회로에1.0V_p-p~, 400Hz의 정현파로 고정하고R_B를 변화시키면서 전압 이득을 측정하는 실험이며,R_B의 저항 값이 커짐에 따라서 전압 이득은 커진다. 그 이유는R_B의 저항값이 커지면 자연스럽게R_A에 흐르는 전류가 커질 것이기 때문이다.따라서 2번의 식과 같이 폐루프전압이득은 (1+RB/RA)와 같으므로 RB가 커지면 전압이득도 커지게 됨을 알 수 있었다.RB피크 값전압이득27K{ V}_{0P-P }[V]39K4.84.847K5.65.682K9.29.2실험결과실험 4. 반전 증폭기의 입출력 파형과 전압이득을 측정하는 실험이다.반전증폭기의 폐루프 전압이득은ACL=- { 10 } over lloscope를 이용해서V_i ~,V_o를 관찰하고, 전압 이득과 위상차를 측정하는 실험이다.이 회로는 반전 증폭기이므로 출력 파형은 전압 이득만큼 증폭이 되고 파형의 위상차는 180DEG가 된다.전압이득~A= -{R_B } over {R_A } = { 10k } over {10k }=-1~(방향이~반대), 위상차 : 180DEG폐루프 전압이득은 직렬저항에 대한 귀환저항의 비와 같다. 반전입력은 가상접지라고 생각하고 모든 입력전압이 직렬저항에 나타나며, 직렬저항을 통해 흐르는 전류를 구하고 모든 입력전류는 귀환저항을 통해 흐르고 귀환저항양단의 출력전압을 옴의 법칙으로 계산한다.여기서 전압이득 A는 RB / RA이므로 1, 입력의 파형과 같은 상의 파형이 나타날 것이며 반주기만큼 위상차가 출력되었다.실험결과Vip-p = 0.9 V , Vop-p = 0.9 V전압이득 = 0.9 V / 0.9 V = 1 , 위상차 = π실험 5.R_B를 변화시키면서 전압 이득을 측정하는 실험이다.반전증폭기의 폐루프 전압이득 식은 ACL=- { R_{ B } } over { R_{ A } }이고 RB의 저 항을 증가시켜주면 이득은 증가하게 된다.RB피크 값전압이득27K{ V}_{0P-P }[V]39K3.23.247K4482K1010실험결과실험을 진행하면서....이 실험은 그림 13.3의 회로에서1.0V_p-p~, 500Hz의 정현파로 고정하고 표 13.2 와 같이R_B를 변화시키면서 전압 이득을 측정하는 실험이다. 표 13.2와 같이R_B값이 커지게 되며 결과적으로 폐루프전압이득은 RB/RA이고 RB가 커지면 따라서 전압이득도 커지게 된다. 전압 이득의 식A= -{R_B } over {R_A }에 의해서 전압 이득이 점점 커질 것이며, 반전증폭기의 특성에 의해 페루프전압이득에 (-)가 붙는다.실험 6. 아래 회로는 좌측단에는 전압플로어로서 우측단의 입력을 구동하는 가산기 회로이 다.우측단에는 반전 증폭기가 연결되어 있으며, V1과 V2는 입력신호이다. 이때 출력신호는 반전증폭기를 .6번의 회로는 앞단에는 전압 폴로워 Buffer가 있고 뒷단에는 반전 증폭기가 있는 회로이고. 앞단의 buffer는 전압이득이 없으며 뒷단의 반전증폭기의 전압이득이 전체 전압이득이 된다.반전 증폭기의 전압이득이 1이므로 출력의 파형은 입력과 같고 파형이 반전된 형태로 나타났다. 즉V_1은 입력 파형이므로1.0V_p-p~, 500Hz의 정현파가 나왔으며, 그리고V_2는 전압 Follower를 통과한 것이기 때문에V_1과 같은 파형이 출력되었다.그리고V_0은 가산기를 통과한 것이기 때문에R_1과R_2의 가산을 한 출력 파형이 스크린에 나타났다.실험 7. 아래 회로는 좌측단에 비반전 증폭기가 우측단에는 반전증폭기가 연결되어있는 가 산기 회로이다.출력전압 Vo=-(V1+V2)에서 V1은 입력신호에 2배가 증폭된 신호이고 V2는 그대로 V1 전압이 된다. 따라서 출력전압은 3V1 전압이 측정되었다. 출력 파형은 처음 정현파에서 2배의 비반전 증폭된 파형이 나오고 입력신호가 더해져서 180도의 위상차를 갖는 파형이 나타났다실험결과실험을 진행하면서....회로에1.0V_p-p~, 500Hz의 정현파를 인가한 다음에 Oscilloscope를 사용해서V_1~, V_2~, V_o를 관찰하는 실험이다. 7번의 회로는 앞단에 비반전 증폭기가 뒷단에는 반전 증폭기가 연결되어 있는 형태이다. 두 증폭기 모두 전압이득이 1이므로 출력의 파형은 입력과 같고 위상이 반전된 형태의 파형이 출력되었다.즉V_1은 입력 파형이므로1.0V_p-p~, 500Hz의 정현파가 나왔으며,V_2는 전압-전류 변환기이기 때문에 전류 배분에 따른 파형이 나오고V_0은 가산기를 통과한 것이기 때문에R_1과R_2의 가산을 한 출력 파형이 출력되었다.실험 8. 정현파의 파형을 입력신호로 한 좌측단에는 반전증폭기가 우측단 반전증폭기에 연 결된 감산기회로이다.Vo=-(V1+V2)에서 좌측 반전증폭기의 이득은 -1이므로 V1=-V1이 출력되고 V2=V1이 출력된다. 즉 서로 상쇄되어 0이 된다.실험결과실험을 진행하면서..위상도 같은 형태의 파형이 출력되었다.즉V_1은 입력 파형이므로1.0V_p-p~, 500Hz의 정현파가 나왔으며,V_2는 비반전 증폭기이기 때문에 파형의 위상은 변하지 않고 증폭이 된 파형이 관찰되었다. 그리고V_0은 가산기를 통과한 것이기 때문에R_1과R_2의 가산을 한 출력 파형이 출력되었다.실험 9. 아래 회로는 미분기 회로로서 삼각파를 넣었을 때 파형을 관찰하는 실험이다.미분은 기울기를 뜻하므로 삼각파의 기울기에 따라 (-),(+)을 판별해서 출력된다. 즉 구형파가 관찰되었으며, 출력전압의 (-)주기는 1.25ms이고 (+)주기는 1.25ms 로 같았다.실험결과실험을 진행하면서....회로에1.0V_p-p~, 400Hz의 삼각파를 인가하고 Oscilloscope를 사용해서V_i~, V_o를 관찰하고, 이 때의 각 파형의 진폭, 주기를 측정하고V_o의 경우에는V_o기 음(-)이 주기와 양(+)인 주기도 측정한다. 9번 실험의 회로는 미분기를 나타낸 회로이다.입력의 파형이 삼각파이므로 삼각파의 기울기가 양으로 증가할 때는 출력의 파형이 양의 구형파형태이고, 기울기가 음으로 감소하는 입력의 파형은 음의 구형파 출력으로 나왔다. 즉 입력에 삼각파를 인가하면 미분기의 출력은 구형파가 나온다.(출력전압은 입력전압의 미분치로 나타나며 이득은 -RC 이다. 출력 파형은 커패시터를 통과한 파형이기 때문에 파형이 조금 기울어지게 관찰되었다.)실험 10. Oscilloscope를 사용해서V_i~, V_o를 관찰하는 실험이다.차단주파수 f={ 1 } over { 2 pi RC }로 정의되고 커패시터는 고주파가 들어오면 short 되고 저주파가 들어오면 open 되는 성질을 갖고 있다. 즉 이 회로에서 입력 주파수를 고주파로 해주면 C가 short 되어서 반전증폭기가 되는 것이다.실험결과측정된 주파수 670Hz일 경우 반전증폭기로 작동하였다.실험을 진행하면서....회로애 입력 주파수를 1kHz로 바꾸고1.0V_p-p삼각파를 인가한 뒤 Oscilloscope를 사용해서V_i~, 된다.

공학/기술| 2003.10.25| 18페이지| 1,000원| 조회(1,377)

전자회로, 회로, 회로실험, 전자실험, pspice

미리보기

닫기
[전자회로실험] Operational Amplifier의 주파수 특성과 위상보정(결과) 평가A좋아요

#12 Operational Amplifier의 주파수 특성과 위상보정12.1 실험목적1. OP amp의 주파수 특성과 위상특성과의 관계를 알아본다.12. 2 시료 및 사용기기전 원 : 15V DC 전원계 측 기 : 오실로스코프, 신호발생기저 항 : 1/4W 1KOMEGA(2개), 10KOMEGA, 100KOMEGA, 5.1MOMEGA, 가변저항 10KOMEGA, 5MOMEGA커패 시터 : 30uF반 도 체 : OP amp (TL071)※ 참고 도서- 전자회로 장학신 외 4명 (광문각)- 전자회로 이홍민 외 2명 (상학당)- 최신 전자회로 최세웅, 허찬욱 共著 (보분당)- 마이크로전자회로 정원섭, 정덕균 共著 (회중당)- 전자공학 실험 (동진출판사)- 신편 전자공학 김기덕 외 3명 (청암)- 물리전자공학 변승준 외 2명 (복두출판사)- Electronic Principles Malvino (대영사)12. 3 실험 절차 및 문제5> 그림의 12.2의 회로를 구성하라((Rf = 100kOMEGA). 입력 Vi를 접지시키고 10KOmega가변저항 을 이용하여 출력전압 Vo가 0이 되도록 offset을 조정한다. 이때의 741각 핀의 전압을 측정하여 기록하라.-1 #1번 실험과 같이 이상적인 연산증폭기의 차동입력전압이 0일 때 출력전압이 0이 되어 야 하지만 실제로 능동소자의 품질 불균일, 저항의 불균일 등으로 회로가 평형을 이루 지 못하므로 출력전압이 0이 되지 않는다. 여기서 10k 의 가변저항은 출력 Offset전압 을 0으로 만들기 위해 사용한 것이다.핀번호전압(V)70.18640.1410.193이번 실험에서 가변저항을 조정할 때 10KOMEGA이 나오질 않아 여러번 반복을 했으며, 최대로 돌려보고 최소로 돌려봤어도 근사치인 9.xxx 밖에 나오질 않았다. 또 회로에서 10kΩ의 가변저항은 출력 Offset전압을 0으로 만들기 위해 사용한 것이다.6> 그림 12.2의 회로에 대하여 실험절차 2를 반복하여 표 12.3에 기록하라.회로를 구성하고 실험절차 2를 반복하는 실험이다. 출력에 파형의 클리핑이 일어나지 않도록 함은 어떤 기준레벨보다 높은 부분이나 낮은 부분 등 임의의 파형 부분만을 전 송하기 위하여 사용하는 회로를 클리핑(clipping)회로라 하는데 이것이 일어나지 않도 록 하는 것이다. 그림 12.2에서 Rf 가 작아지면 ACL 은 작아지고 f치은 증가한 다. ACL과 fCL의 곱은 일정하다.A_{ CL }= 1 +{ Rs} over { 1k }으로 표현되며, ACL과 fCL 의 관계를 알아보면,주차수[KHz]0.10.20.*************0Rf = 100kΩ0.850.8551.00.920.970.810.640.530.528Rf = 10kΩ0.760.7750.880.860.880.780.550.460.49Rf = 1kΩ0.2770.2740.2760.2750.2750.2740.2760.2770.276ACL이 작아지면 f치은 증가하고, ACL이 커지면 fCLD은 감소함을 볼 수 있다. 왜냐 하면 GBP가 일정하기 때문이다.이번 실험은 어려운 점이 있었다. 이론적으로는 잘 아는 실험이지만 막상 실험을 할때 이론보다 다른 값들이 출력 되었기 때문이다. 잘된 실험이라면 이상적인 그래프가 나와야 정상이지만 실험값을 살펴보면 이상적인 그래프와 다른 것을 알 수 있다. 첫째로 A 가 1도 안된다는 점이다. 두 번째로 거의 일정하게 나가다가 떨어짐이 정상인데 이 실험은 다시 증가함을 볼 수 있다. 얼핏 조교님의 말을 빌리자면 이 071 소자자 잘 안된다는 말을 빌어 여기에 다른 특정한 오차를 들어 설명할 수 있겠다.- 비교RF에 의한 12..2의 회로의 이득은 Rf / 1㏀이 되고 Rf값이 100일때는 이득이 100이고, 10일 때는 이득이 10이고, 1일때는 이득이 1이다. 그래서 출력전압이 이렇게 되면 Rf값이 100일 때는 적어도 출력값이 10V이상이 나와야 하는데 결과값으로는 0.8V ∼ 1V사이의 값이 출 력값으로 나왔다. 이것은 이득이 10일 경우에 나타나는 출력값이 되는 것이다. 그래서 원인을 생각해 보았는데 반전입력 단자에 걸리는 저항의 값을 1㏀이 아닌 더 큰 값의 저항으로 연결 시켜서 실험을 한 것이 아닌가 생각한다. 만약 10㏀으로 연결을 하게 되면 Rf의 값이 100에서 1까지 변할 때 각각에 맞는 이득값이 우리가 실험한 결과와 비슷하게 나오게 된다. 그래서 오차의 원인을 그렇게 생각 한 것이다.7> 그림 12.2의 회로에 대하여 실험절차 3를 반복하라.회로를 구성하고 실험절차 3을 반복하는 실험이다. 고주파 일 때와 저주파 일 때의 비 교하는 실험으로 실제 slew rate보다 큰 주파수를 넣으면 삼각파의 모양이 나타날 것 이다.. 자신의 의견실험 3을 반복한다. 신호발생기를 1㎒ 구형파로 하고,V0가 5VP-P가 되도록 입력전압을조정한 후V0를 관측하여 그리는 실험이다. 실험과정중의 문제점입력전압을 5VP-P로 해야하는데 함수발생기의 파형을 오실로스코프로 측정을 했는데 2VP-P값 이상의 값을 만들어 내지 못했다. 그리고 2VP-P의 파형도 깨끗한 정현파가 아닌 약간노이즈가 섞인 파형을 확인 할 수가 있었다. 원인은 프루브내의 저항이 아닌가 생각한다.. 토의 및 이론적 배경이번의 실험은 출력파형의 슬루레이트를 확인하기 위한 실험이었다. 결과값에서도 알 수가있듯이 정확한 정현파가 아닌 삼각파 비슷하게 출력파형을 관찰할 수가 있다. 슬루레이트는 다음과 같다.커패시터의 충전전류는 다음과 같이 주어진다.i=C {dv } over {dt }여기서,{ dv} / {dt }는 커패시터양단의 전압변화율을 나타낸 것이다. 이 식을 다시 정리하면 아래와같이 된다.{ dv} over {dt }= { i} over {C }이것은 전압변화율이 충전전류를 용량으로 나눈 값과 같음을 의미한다. 즉, 충전전류가 크면 클수록 커패시터의 충전은 빨라진다. 만일 어떤 이유로 충전전류가 최대값으로 제한된다면 전압변화율 또한 최대값으로 재한된다. 따라서, 시간에 대한 전압변화율은 아래와 같이 된다.{ d {v }_{out } } over { dt} = { { I}_{ max} } over { { C}_{C } }슬루레이트{ S}_{R }은 출력전압의 최대변화율로 정의되므로, 위의 식은 다시 아래와 같이 다시쓸 수 있다.{ S}_{R }= { { I}_{ max} } over { { C}_{ C} }이상출력슬루레이트 출력8> 그림 12.2의 회로에 대하여 실험절차 4를 반복하여 표 12.4에 기록하라.회로를 구성하고 실험절차 4를 반복하는 실험이다. 위상차는 입출력 간의 Time delay, Q ={ 2 } over {T }t 식으로 구할 수 있다.주차수[KHz]0.10.20.*************0Rf = 100kΩRf = 10kΩRf = 1kΩ. 자신의 의견실험 4를 반복한다. 입력신호와 출력신호의 위상차를 측정하여 표 12.4에 기록하는 실험이다.. 예상값과 결과값의 차이우리 조는 결과값을 얻지 못했다. 입력파형을 깨끗한 정현파로 넣어주었는데 결과값에서는비주기적이고 정현파 또는 구형파 또는 삼각파등의 우리가 알고 있는 일반적인 파형이 관찰되지 않았다. 이것은 입력 오프셋 전압이 310보다 741이 더 크기 때문이라고 생각한다.또한 전 실험에서도 관찰되었듯이 타이머에서 트리거 입력 신호를 주었을 때 펄스폭을 관찰하는 실험이 있었는데 우리조만 특이하게 결과값의 출력 신호가 이어지지가 않고 중간에끊긴 파형을 관찰하였다. 아마도 이번의 실험도 그전의 실험과 같이 보드 내부의 문제가

공학/기술| 2003.10.25| 7페이지| 1,000원| 조회(905)

전자회로, 회로, 회로실험, 전자실험, pspice

미리보기

닫기
[산업디자인의 이해 (휠체어의 개선점)] 휠체어의 문제점 및 개선방안에 대하여

산업디자인의 이해휠체어의 문제점 및 개선방안에 대하여… 조원 윤의진 김현준 홍상욱 신영신개 요시작하면서….. 휠체어란? 휠체어의 구성 휠체어의 종류 체험에 의한 문제점 문제점의 개선점 디자인적 고려 사항 디자인적 문제점 개선방안 끝내면서…..시작하면서…..인구의 고령화와 휠체어사용자의 급증에 따른 커다란 사회문제로 대두되고 있는 현실에서 많은 문제점들이 생겨나고 이에 신체적 특성을 고려하지 않고 일반적인 기준에 맞추어 설계된 휠체어 사용에 불편한 생활을 영위하고 있는 실정이다. 이 보고서는 디자인의 개선을 목적으로 삼고 있으며, 이의 필요성과 장애인의 사회적 관심 배경을 가지고 있다.휠체어란?다리가 자유롭지 못한 사람이나 몸이 불 편한 사람이 앉은 채로 이동할 수 있도록 바퀴를 단 의자를 말한다.휠체어의 구성Handle Brake Hand rim Caster Foot rest Leg rest Seat Back rest Arm rest Large wheel휠체어의 종류체험에 의한 문제점문제점 뒷주머니의 부적절 안락함의 부족 개선방안 의자 밑에 보조 보고함을 고안한다. 재료의 변화 (인조가죽 쿠션 사용)체험에 의한 문제점Wheel Arm rest 밀접함. Seat 폭의 왜소함. 발판의 유동. 브레이크의 위험성.체험에 의한 문제점문제점의 개선점1. 폭을 넓힌다. 2. 발판의 조절 기능 추가. 3. 유압 브레이크를 사용한다.디자인적 고려 사항동등한 사용. 사용상의 융통성. 손쉬운 이용. 정보이용의 용이. 안정성. 힘들지 않는 조작. 적당한 크기와 공간디자인적 문제점 개선방안문제점 차가운 이미지 심적 불쾌감 디자인의 단순성개선방안 밝은 색상을 사용하여 시각적 이미지와 심적 이미지를 변화시킨다. 보기 활기찬 이미지 : 파랑 포근한 이미지 : 노랑끝내면서….실제 생활하면서 생각치 못했던 장애인의 어려움을 휠체어 체험을 하면서 많이 알게 되었다. 그로 인해 디자인적 측면과 공학적 측면을 고려하여 여러 개선점을 생각하고 이에 대한 발표를 하였다. 그러나 더 중요한 것은 사람들의 마음속에 자리한 장애인에 대한 생각의 변화가 더 절실할 거라 생각된다. 그것이 이뤄진다면 장애인에 대한 여러 편의가 생활적으로도 나아질 거라 생각된다.{nameOfApplication=Show}

공학/기술| 2003.10.25| 13페이지| 1,000원| 조회(2,156)

산업디자인, 휠체어, 개선점

미리보기

닫기
[전자회로실험] Flip flop과 counter(결과) 평가B괜찮아요

실험 #8 Flip flop과 counter8.1 실험목적1. flip flop과 counter의 동작원리를 고찰하고 회로를 구성하여 실제의 동작을 확인한다.8.2 시료 및 사용기기전 원 : 5V DC 전원계 측 기 : 오실로스코프, 신호발생기저 항 : 1/4W 150OMEGA(4개)반 도 체 : 74LS00, 74LS02, 74LS11, 74LS74, 74LS75, 74LS76(2개), LED(4개)※ 참고 도서- 전자회로 장학신 외 4명 (광문각)- 전자회로 이홍민 외 2명 (상학당)- 최신 전자회로 최세웅, 허찬욱 共著 (보분당)- 마이크로전자회로 정원섭, 정덕균 共著 (회중당)- 전자공학 실험 (동진출판사)- 신편 전자공학 김기덕 외 3명 (청암)- 물리전자공학 변승준 외 2명 (복두출판사)- Electronic Principles Malvino (대영사)8.3 실험 절차 및 문제1. 이 실험의 회로는 RS Flip flop을 나타난 회로이다.74LS00 NAND gate를 사용한 RS F-F이므로 S=1일 때 Q가 Low Q가 High가 되고, R=1일 때 Q가 High Q가 Low가 된다.S=R=0인 경우는 출력을 정의할 수 없으므로 줄 수 없는 입력이 된다. S=R=1인 경우 앞에서 가진 값을 계속 유지하게 된다.RSQQ*************1011101SRQQ-1*************1000금지이론치 실험결과실험에 관하여.....NAND 게이트로 구성된 래치 회로이다.이 회로에 대한 동작은 먼저 회로에서 SR=11 QQ'=01 상태를 가정하면 t1 시간에 S를 0으로 변화시키면 출력 QQ'=10이 된다. 다시 t2 시간에 S를 1로 되돌려도 출력 QQ'=10으로 변함이 없다. 이번에는 t3 시간에 R을 0으로 변화시키면 10 상태였던 QQ' 값이 01로 바뀌게 되며, 다시 t4 시간에 R을 1로 되돌려도 출력 QQ'=01로 변하지 않게 된다. 결론적으로 NAND 게이트로 구성된 래치 회로에서는 입력 S와 R이 active-low 신호로 동작하0일 경우에는 S와 R입력 값에 상관없이 출력 Q는 변하지 않게 된다. 만일 E=1일 경우에는 S', R'가 됨으로 입력 SR=00,01,10에 각각에 대해 SR=00,S'R'=11 출력 Q는 불변, SR=01,S'R'=10 Q=0, SR=10,S'R'=01 Q=1과 같이 동작하고, 입력 SR=11에 대해서는 SR=11, SiRi=00이 됨으로 S와 R을 동시에 1로 하는 입력을 인가해서는 안된다.결론적으로 enable 제어신호를 갖는 래치 회로는 E=0일 경우 SR 입력 값에 상관없이 출력 Q는 이전 상태를 그대로 유지한다. E=1일 경우에는 SR=00일때 출력은 불변, SR=01일 때 리셋 기능(Q=0), SR=10일 때 세트 기능(Q=1)을 수행하며, SR=11 입력은 허용되지 않는다3. 위의 회로는 2번의 실험에 하나의 NOR 게이트를 연결한 회로이다.일종의 D플립플롭이라고 보면 된다. 또한 enable 입력 단자가 있기때문에 항상 High를 enable에 걸어주어야 회로가 동작하게 된다. 그렇지 않을 경우 SR NAND 래치에서 금지된 입력이 발생할 경우가 생긴다. 또한 이 경우 금지된 입력은 양 입력단에 Low가 입력되는 것이다.위의 회로의 입력을 생각해 보면 NOR 게이트로 연결되어 있기 때문에 두 입력이 0이 아닌 경우 모두 Low이다. 따라서 첫째 단에서 둘째 단으로 들어가는 입력은 서로 다른 입력이 된다. 즉 윗쪽이 High이면 아래쪽이 Low이다.DenableQQ'0*************1111101011이론치EDABQ0X11Q(t-1)1010011011실험결과실험에 관하여...D래치는 입력이 low이면 출력도 low이고 입력이 high이면 출력도 high 이고 2번실험과 마찬가지로 enable 입력이 high일 때만 D값이 영향을 미치게 된다.4. 이 실험은 두가지의 플립-플롭의 진리표를 알아보는 실험이다.D 플립-플롭에서 먼저 enable단자가 있는 (a)의 진리표를 구해보면 다음과 같다. enable이 1일 때 D가 바뀌면 Q가 바뀌0'의 상태가 그대로 Q단 출력에 세트되고 이 Q의 상태는 CP입력단에 다음의 펄스신호가 가해질 때 까지 그대로 유지된다. 이때 는 언제나 Q의 반대되는 상태이다. CP입력이 가해져 D가 '0'의 상태일 때 Q는 '0'의 상태로 는 '1'의 상태로 된다. 또 CP입력이 가해져서 입력 D가 '1'의 상태일 때 출력 Q는 '1'의 상태로 출력 는 '0'의 상태가 된DenableQQ'0*************0111101010다. 이와 같은 D플립플롭은 RS플립플롭과 마찬가지로 한 개의 회로에 대해서 '1'이나 '0'중에서 어느 하나의 상태밖에는 기억할 수 없다.- 진리표DQ0011105. 이 실험의 회로는 JK 플립-플롭이다.입력 J와 K는 플립플롭을 각각 세트하고 클리어 하기 위하여 입력 S와 R처럼 동작한다. J라표시된 것은 세트하기 위한 것이고 K라고 표시된 입력은 리셋하기 위한 것이다. 즉 입력이 모두 1이라면 플립플롭은 반대의 상태로 바뀐다. 역도 성립한다.이론치입력출력JKQHOLD00변화 없음RESET0101SET1010Toggle11반대 신호로실험결과JKSRQ0000Q(t-1)10001(가정 과거값)0101*************010실험에 관하여...74LS76은 J-K FF이 두 개 들어있는 Dual J-K FF이다. 3개의 입력단자와 2개의 출력단자 가 있으며 이 J,K,CP 등 3개의 입력상태의 조합에 따라서 출력의 상태가 결정된다. J = '0',K = '1'일 때 입력이 있으면 출력 Q는 '0'의 상태로 되고 출력 는 '1'이 리셋되며 J = '1',K = '0'에서 CP에 입력펄스가 들어오면 그때는 Q = '1', = '0'이 세트되는데 어느 경우나 J와 K의 상태만 정해져 있어서는 출력은 상태는 변하지 않고 CP(clock pulse)의 입력펄스가 들어가서 비로소 출력이 결정된다. JK플립플롭은 RS플립플롭에서 금지되는 입력의 조합 J = K = '1'에서도 T플립플롭으로 동작하여 CP펄스가 들어올 때마 다 출력 Q, 가 반전한다.6. 않고 CP(clock pulse)의 입력펄스가 들어가서 비로소 출력이 결정된다. JK플립플롭은 RS플립플롭에서 금지되는 입력의 조합 J = K = '1'에서도 T플립플롭으로 동작하여 CP펄스가 들어올 때마 다 출력 Q, 가 반전한다.7. 이 실험은 7474 회로 2개를 이용한 4비트 메모리이다.2진식 리플 카운터로 각 플립플롭의 출력이 다음 상위 플립플롭의 클럭입력에 연결되어 있는 보수화 된 플립플롭의 직렬 연결로 구성되어 있다. 최하위의 유의비트를 보유하는 플립플롭은 들어오는 카운트를 펄스로 받는다.이론치ClockDCBA10진수000*************001**************************9***************************************1160000실험결과ClockDCBA16진수*************00***************************************910019101010A111011B121100C131101D141110E151111F1600000출력은 0000부터 1111까지 16진수를 클럭이 들어올 때마다 변하게 된다.CPABCD실험에 관하여...비동기식 증가형 카운터이다. 비동기식 증가형 카운터는 클럭을 공통으로 사용하지 않고 앞쪽에 있는 플립플롭의 출력이 뒤쪽에 있는 플립플롭의 클럭으로 사용된다. 입력펄스의 수를 세어 올라가는 것. 한 플립플롭의 정상출력 Q를 다음 플립플롭의 클럭으로 사용하도록 회로를 연결하면 비동기식 증가형 카운터로 동작하게 된다. 만일 사용하는 플립플롭이 상승 모서리 트리거방식(rising edge triggered)의 T 플립플롭이라면 한 플립플롭의 보수출력 Q'를 다음 플립플롭의 클럭으로 사용하도록 회로를 연결하면 된다.8. 이 실험은 2비트출력에서 00, 01, 10을 나타낸 뒤 출력이 11일 때 7400의 NAND게이트가 0이 되므로 각각의 플립-플롭에 Clear신호가 들어가 다시 00으로 출력이 바뀌는 회로이다.이론치AB10 진수00001110211실험결과*************010******************************************************************************1516000016(0)CPABCD실험에 관하여...동기식 증가형 카운터이다. 동기식 증가형 카운터는 모든 플립플롭들이 하나의 공통클럭에 연결되어 있어서 모든 플립플롭이 동시에 트리거(trigger) 된다. 또 카운터 상태값 증가하는 방향으로 변해야 하는지 또는 감소하는 방향으로 변해야 하는지를 결정해 주는 입력선이 하나 필요하다.동기식 증가형 카운터는 모든 플립플롭들이 하나의 공통 클럭에 연결되어 있어서 모든 플립플롭이 동시에 트리거(trigger) 된다. 또 카운터 상태값이 증가하는 방향으로 변해야 하는지 또는 감소하는 방향으로 변해야 하는 지를 결정해 주는 입력선이 하나 필요하다. 동기식 중가형 카운터의 동작은 앞 비트가 둘 다 1이 될 때 toggle준비를 하고, clock pulse 가 들어오면 toggle를 한다. 업 카운터 동작은 DOWN COUNT 입력 단자를 '1'로 CLEAR 입력을 '0',STROBE입력을 '1' 로 하여 UP COUNT 입력에 계수 펄스를 가하면 BCD출력(QA, QB, QC, QD)은 계수 펄스의 상승으로 상태가 결정된다. CARRY출력은 BCD출력이 9(QA=1, QB=0, QC=0, QD=1)에서 0(QA=0, QB=0, QC=0, QD=0)으로 옮길 때 부극성의 UP COUNT출력 펄스가 나타남을 알 수 있었다.8.4 연 습 문 제1. 그림 8.1의 회로의 작동 원리를 설명하라.NAND 게이트로 구성된 래치 회로이다.이 회로에 대한 동작은 먼저 회로에서 SR=11 QQ'=01 상태를 가정하면 t1 시간에 S를 0으로 변화시키면 출력 QQ'=10이 된다. 다시 t2 시간에 S를 1로 되돌려도 출력 QQ'=10으로 변함이 없다. 이번에는 t3 시간에 R을 0으로 변화시키면 10 상태였던 QQ' 값이 01로 바뀌게 되며, 다시 t4 시간에 R을 1로 되돌려.

공학/기술| 2003.10.25| 18페이지| 1,000원| 조회(2,184)

전자회로, 회로, 회로실험, pspice, 잔자실험

미리보기

닫기