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[Hspice] hspice

█ Usage of HSPICE► 지난번 semianar에서 opus를 통해 schematic에 대해 알아보았다. 이제 우리가 만든 schematic을 전압을 인가하는 등의 행위를 통해 원하는 결과가 나오는지 simulation을 통해 알아보아야 한다. 자신이 design한 schematic이 제대로 동작하는지 여부를 알아보기 위해서는 반드시 해 보아야 하며 simulation 하기 전에 가장 중요한 것은 자신이 원하는 결과를 스스로 먼저 알고 simulation을 그 결과에 대한 검증작업이라 생각해야 한다.◎ What is SPICE- Simulation Program with Integrated Circuit Emphasis◎ Set Environment- HSPICE/Waveform Viewer를 실행하기 위해서는 기본적으로 두개의 environment file이 필요하다.1. .cshrc; HSPICE의 path를 지정해 주며 Waveform Viewer의 path를 지정해준다.set MataPath = ( /usr/sw/meta/SOL/98.4/bin) //HSPICE patha fw “source /usr/sw/FineWave/fw_setup;finewave” //waveform viewer-> waveform viewer는 path를 지정해주는 것 대신 path를 source시킨 후 alias를 사용하여 실행한다. 위의 waveform path에서 a는 alias를 나타내며 /usr/sw/FineWave/fw_setup 를 source시키며 그 후 한번에 명령을 쓰려면 ;(semi colon)을 이용한다. fw를 키보드를 통해 입력시키면 system은 /usr/sw/FineWave/fw_setup을 source 시키고 그 후 finewave를 실행시키게 된다.2. .simrc (optional); Simulation 및 Verification환경을 정의해 주는 파일로 CDL 또는 Hspicenetlist Extraction과 밀접한 관련이 있다.⑴ simulation► 위와 같이 적어주면 각각의 경우에 대해 전부 simulation하게 되며 각각의 case에 대해 하려면 vdd역시 바꾸어 주어야 하므로 .alter문을 사용한다.(.alter문은 뒤에서 설명)* voltage********************************************************************vdd vdd 0 2.5vss vss 0 0*****************************************************************************☞ name n+ n- voltage 의 순으로 사용하며 name은 voltage의 경우 반드시 제일 앞 문자는 v(voltage)로 시작해야한다. 그 다음에는 n+ n- value의 순으로 사용하면 되는데 n+는 대부분 자신이 생각하고 있는 node명, n-는 주로 ground(=gnd=0V)를 사용한다. Value는 인가하고자하는 voltage값을 적어준다.즉 위의 예를 보면 vdd node에는 2.5V, vss node에는 0V 의 값을 인가시키게 된다.*netlist**********************************************************************mp out in vdd vdd tpmos w=4u l=0.18umn out in vss vss tnmos w=4u l=0.18u*****************************************************************************☞ mos의 각 node가 연결되어 있는 정보를 나타내는 part이다.Name drain gate source bulk mostype width length 의 순으로 사용한다.Mos를 사용할 경우 name의 앞에는 반드시 m(mos)을 써 주어야 하며 그 후에 붙이는 이름은 user가 원하는 대로 사용하면 된다. 각 node에 연결되는 순서는 앞의 설명과 같이 하면 되며 mostypt when v(out)=1.25+ fall=1위와 같은 문장은 input netlist에 사용하면 결과 파일은 다음과 같이 나오게 된다.“ dc .measure statement”.ms# file이 나오게 되며 그 결과는 다음과 같다.그렇다면 .measure문을 사용하면 .lis file과 .tr# file중 어떤 것을 사용하여 measure를 할 것인가에 대한 의문을 가지게 된다.그 결과를 시뮬레이션을 통해 알아보면.measure문은 tr# file을 읽는다는 것을 simulation을 통해 알 수 있었다.이제 각각의 output file에 대해 알아보자.1. .lis; listing file로 다음과 같은 것은 포함하고 있다.사용된 simulator의 이름과 버전meta software 메시지 블록input file name과 license detailsnetlist file을 그대로 다시 부른다. (► 이 때 include된 model library와 사용된 skew를 모두 보여준다. 그리고 simulation시 사용한 model parameter를 나타내 준다. )node countresult of .print statementresult of .options statement► 만약 .op statement를 적어주었다면 결과에 operating point가 추가되게 된다. Id ibs ids vgs vds vbs vth vdsat beta gam eff gm gds cdtot cgtot cstot cbtot cgs cgd 등.2. .ic; initial condition값이 각 node마다 전부 나타난다. 이 결과화일은 .ic statement와 상관없이 나오게 되는 값이다. 예를 들어 101개의 inverter chain의 경우 초기값을 high로 잡아주었을 경우 그 다음단은 low 또 그 다음단은 high 등으로 spice가 내부적으로 모든 node에 초기값을 잡아주게 된다. 그 결과를 나타낸 output file이 .ic 파일이다.결과화일의 실제 HSPICE는 어떤 점에서 계산을 하는가? dec이므로 10k에서 100k까지 10개의 값을 정하게 된다.(10k포함) 그리고 100k에서 1000k까지 10개 1m에서 10m까지 10개 10m에서 100m까지 10개 100m에서 1000m까지 10개.계산☞ 또 하나 중요한 사실을 발견하였다.Oct로 놓고 시뮬레이션했을 경우 어떻게 동작하는지 여부이다.지금까지 oct로 놓고 simulation했을 경우에는 8배씩 증가하리라고 생각했다. 하지만 결과는 그것이 아니었다.예를 들어 10k 에서 100m까지 계산할 경우, oct사이에 10의 number of point를 놓고 시뮬레이션 할 경우.10k~20k(10k포함하여 10개) 20k~40k, 40k~80k, 80k~160k, 160k~320k,320k~640k, 640k~1240k, … 의 식으로 2의 x제곱으로 증가하는 것으로 나타났다. (.lis file)따라서 oct가 dec보다 훨씬 더 많은 계산을 하는 것을 알 수 있다. 그리고 그 관계식은 “OCT X log 2 = DEC”라는 관계식이 성립함을 알 수 있다.☞ 또하나 궁금한 점이 있어 생각해 보았다. 왜 dec or oct를 사용하는가?하는 것이다.그 점에 대해 많이 고민해 보았는데, y축은 주로 db scale로 보게 된다. 즉 log scale이다. 그리고 x축역시 log scale로 봐야 bode plot을 제대로 볼 수 있는데, 여기서 x축을 log scale로 바꾸게 되면 10의 1제곱, 2제곱, 3제곱, 4제곱… 으로 증가하는 decade가 1, 2, 3, 4 … 로 linear하게 증가하게 된다. 이것이 oct역시 마찬가지이다. 2의 1제곱, 2제곱, 3제곱, 4제곱 으로 증가하는 것이 linear 하게 증가하게 되기 때문이다.*print***********************************************************************.print ac vdb(out) vp(out) v(out)******t에 bulk charge effects를 고려하고, level3 model은 level 2만큼의 정확성을 제공하며 보다 적은 simulation time을 필요로 한다. 또한 더 높은 converge경향을 가지고 있다.- level 6 model은 originally ASPEC보다 발전된 model과 적합하다. Ion-implanted devices model에 level 6 model 은 사용된다.우리꺼.model isnmos(model name) nmos(model type)+ level49(49=BSIM3 Version 3 : 3.20)**************skew parameters (conjunction with skew library file)************+ delvto = ‘0.000000E+00 + delvtog’+ xl = ‘-3.00000E-09 + xlg’+ xw =’0.000000E+00 + xwg’+ rsh = ‘1.500000E+02 + rshg’+ tox = ‘5.000000E-09 + toxg’+ toxm = ‘(5.000000E-09 + toxg)/5.000000E-09*5.000000E-09’☞ skew library에 delvtog, xlg, xwg, rshg, toxg가 전부 정의되어 있다.만약 input netlist에 skew library가 .LIB statement로 정의되어 있지 않으면 delvtog, xwg 등을 찾을 수없어 error가 발생하게 된다.**************************************************************************► 이제 model parameter를 직접만들어서 simulation을 해보도록 하자.; 계산의 용이성과 지금까지 배운 것을 바탕으로 가장 접근하기 쉬운 hspice level 1으로 model parameter를 만들어보자. 다시한번 level 1에 대해 알아보면,lelvel 1은 depletion charge는 dra?;

공학/기술| 2003.06.16| 37페이지| 1,000원| 조회(3,167)

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[simulation tools] hspice 평가A좋아요

HSPICE김희원 신인호CIO MAOutlook1. Setting Environment 2. Circuit Description 3. DC analysis 4. Transient Analysis 5. AC Analysis 6. CREATE MODLE parameter 7. Etc.What is HSPICE█ SPICE - Simulation Program with Integrated Circuit Emphasis - Optimizing Analog Circuit Simulator - Unequal for fast, accurate circuit and behavioral simulationEnvironment Files█ .cshrc - Set HSPICE path set MataPath = ( /usr/sw/meta/SOL/98.4/bin) - Set WaveForm Viewer(FineWave) path a fw “source/usr/sw/FineWave/fw_setup;finewave”Environment Files█ .simrc - Define the environment of Simulation or Verification - So relate to CDL or Hspice netlist Extraction ☞ Define “View List” and “Stop List” of CDL or HSPICE hspiceSimViewList = '(“hspice””schematic””symbol”)' hspiceSimStopList = '(“hspice””symbol”) cdlSimViewList ='(“cdl””schematic””cmos_sch””gate_sch””symbol”) cdlSimStopList ='(“cdl”)Environment Files☞ Define Bulkname hnlCDLNMOSBulkNetName = “vbb!” hnlCDLPMOSBulkNetName = “vdd!” hnlCDLGMOSBulkNetName = “vss!” hnlH analysis and option macros into a file from library or other files. ex) .INC '/usr/sw/model/DRAM/GC_DDR2_rev2.a.model' .LIB '/usr/sw/model/DRAM/SKEW.LIB' SLOW █ .ALTER - sequence for in-line case analysisControl Option█ .OPTION statement 1. .OPTIONS POST ; enables storing of simulation result for analysis post =2 ; in ASCII format post =1 ; in binary (default=1) 2. .OP format time format time ; DC operating point of the circuit is calculated default = All (full operating point, including voltage, current, conductances and capacitances)Power Supply█ Power Supply General Format 1. Power name n+ n- value where power name must begin with V(voltage) n+ is a plus(+) node n- is a minus(-) node (generally, 'n-' is ground(=0)) value is a result of n+ - n- ex) Vdd vdd 0 2.5V Vss vss 0 0VCircuit Description(Mosfet)█ Mosfet General Format 1. mosfet name drain gate source bulk + mosfet type length width where mosfet name must begin with M(mosfet) drain , gate source bulk nodes are connected to eacing_point when v(out)=1.25 + fall=1DC Sweep Practice (Inverter)█ Output file (.ms#) - If you simulate input netlist including “dc .measure statement”, you can find .ms# file as output fileDC Sweep Practice (Inverter)█ Output File - .lis(without .op) ▪ Name and version of simulator used ▪ Meta software message block ▪ Input file name / license details ▪ Copy of input netlist file ▪ Node count ▪ Results of .PRINT statement ▪ Results of .OPTIONS statementsDC Sweep Practice (Inverter)█ Output File - .lis(within .op) ▪ Operating point parametersDC Sweep Practice (Inverter)█ Output File - .ic ▪ operating point node voltage (initial conditions)DC Sweep Practice (Inverter)█ Output File - .st# ▪ Output statusDC Sweep Practice (Inverter)█ WaveForm (inverter)Transient Analysis█ Transient Analysis - Computes the circuit solution as a function of time over a time range - General Form .TRAN var1 START=start1 STOP=stop1 STEP=incr1 where var1 ► node name to transient analysis start1 ► time to start (dFALL=f ► The numbers indicate which occurrence of a CROSS, FALL,or RISE event causes a measurement to be performedSubCircuits█ SubCircuits ; are so similar to Symbol in OPUS schematic and reusable circuits. - general syntax .subckt var1 node1 node2 node3 … var2 var3 var4… .ends var1 where subckt ► SubCircuit var1 ► the name of subcircuit var2, var3… ► variable of instance property .ends var1 ► end of subcircuit.MEASURE statement SubCircuit Practice (101-inverter chain)Inverter chain netlist.MEASURE statement SubCircuit Practice (101-inverter chain)█ Netlist Analysis .subckt inv_1 in out vdd vss wp=4u wp=2u lp=0.19u ln=0.19u mp1 out in vdd vdd pmos w=wp l=lp mn1 out in vss vss nmos w=wn l=ln .ends inv_1 ☞ The subcircuit named inv_1 is made by a inverter and has four nodes, in out vdd vss.MEASURE statement SubCircuit Practice (101-inverter chain)█ Netlist Analysis .subckt inv_10 in_10 out_10 vdd vss Xi1 in_10 node1 vdd vss inv_1 Xi2 node1 node2 vdd vss inv_1 Xi3 node2 node3 vdd vss inv_1rt finewave as waveform viewer, you can find main window. But you can't use that. If you select .ac# file in Open window, you can see like this error message.AC Sweep Practice(inverter)█ Waveform viewer - If you want to see the waveform of .ac#(.sw# in case of dc), Tools ► AC/DC Analysis ► OpenAC Sweep Practice(inverter)█ Waveform (Magnitude,v(out) X-axis in log-scale)AC Sweep Practice(inverter)█ Waveform (Magnitude, vdb(out) X-axis in log-scale)AC Sweep Practice(inverter)█ Waveform (Phase, vp(out) X-axis in log-scale)AC Sweep Practice(inverter)█ .MEASURE statement (example) - To find BandWidth .measure ac BW when vdb(out)=17.7631 █ OUTPUT file (.ma#)PARAMETER SWEEP█ .PARAM statement ; can be used to investigate the performance of a circuit as specified changes in circuit parameters are made. - general syntax .PARAM var=val .PARAM var='algebra' - exercise .PARAM x=5 .PARAM x='y+3'PARAMETER SWEEP█ .PARAM statementparameter definesweep 'nw' start:2u stop:10u increment of 1uPARAMETER SWEEhow}

공학/기술| 2003.06.16| 78페이지| 1,000원| 조회(933)

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[Hspice] hspice 평가A+최고예요

Welcome To Star-HSPICE TrainingHSPICE Training ProgramSPICE ? ! !Developed By U.C. Berkeley in the Late 1960's Originally Christened CANCER by Lawrence Nagel (Ph.D. thesis) Was limited to C, R, L, Bipolar diodes and transistors. 100 node maximum SPICE 1, 1971 Added MOS, JFET's, Gummel-Poon, subcircuits SPICE 2, 1975 17,000 lines of FORTRAN coded Added “E” and “G” elements Improved both speed and accuracy of transient analysis Released as version G.6 in 1983 SPICE 3 A superset of 2G.6, re-written in C to include: Multiple netlists, poly. caps and inductors, inline resistor TC's, Temp sweep analysis, topology checking, more.SPICE :== Simulation Program with Integrated Circuit Emphasis A Powerful, general-purpose circuit analysis programHistory of Star-HSPICE1981 Introduced 1984 Capable of 50,000 node analysis 1985 Labs established 1987 Optimization added 1988 Speed increased by 10 -100 X capacity increased to 100,000 transistors 1989 Inroduced mixed signal analysis P.C. version marketed e pairs) AM, SFFM EXP Mixed (Composite)Sources: Independent: DC, ACSyntax Vxxx n+ n- DC= dcval tranfun AC=acmag, acphase or Iyyy n+ n- DC= dcval tranfun AC=acmag, acphase M=val DC Sources V1 1 0 DC=5V (def. = 0v) V1 1 0 5V I1 1 0 DC=5ma DC sweep range is specified in the .DC analysis statment. AC Sources impulse functions used for an AC analysis AC (freq. Domain analysis provides the impulse response of the circuit V1 1 0 AC=10v,90 (def. ACMAG=1v, ACPHASE=0 degree) AC frequency sweep range is specified in the .AC analysis statment.+-V+-IIndependent Transient Sources: PulseTime Varying (Transient) Vol. 1, p. 4-3 PULSE v1 v2 td tr tf pw per PULSE (v1 v2 options ) Examples VIN 3 0 PULSE (-1 1 2ns 2ns 2ns 50ns 100ns) V1 99 0 PU 1v hiv tdlay tris tfall tpw tper Pulse Value parameters defined in the .PARAM statement. PU (PULSE - ASPEC)V1,v2 must be defined td delay from beginning of tran interval to 1st rise ramp. Def: 0. tr rise time (default: TSTEP) tf fall time (default: TSTEP) pw pulse w DC PAR('v(3)/v(2)') .print tran mygain=PAR('v(3,1)') .print tran conductance=PAR('i(m1)/v(22)')Vol. 1, p. 9-5HSPICE elements,commands, and key lettersKey letters are used to identify components The dot, “.”, is used to identify control statementsPassive elements R : Resistor C : Capacitor L : Inductor K : Coupled InductorSources V : Independent Voltage source I : Independent Current source E : Voltage Controlled Voltage source G : Voltage Controlled Current sourceSignal Generators,Transient analysis PULSE : pulse of pulse train SIN : sin or damped sin EXP : exponentially tapered PWL : piece wise linearSubcircuits and Models X : Subcircuit Calls .SUBCKT : subcircuit descripton .ENDS : end of subcircuit .MODEL : model descriptionSemiconductors D : diode Q : bipolar J : jfet, mesfet M : mosfetMiscellaneous .PRINT : table of values .PLOT : line printer plots .OPTIONS : change defaults .TEMP : assign temperature .END : end of circuit definition TITLE : first line in netlist * : comment lin in longer simulation time. MORE ITERATIONS mean a higher chance of nonconvergence.Set RELV, RELI, RELMOS Then set ABSV = RELV * Vsmall ABSI = RELI * Ismall ABSMOS = RELMOS * IDSsmall .OPTION RELV=.0001 RELI=.001 etcDefaults: RELV=1e-3 ABSV=50e-6 RELI =.0001 ABSI =1e-9 RELMOS=.05 ABSMOS=1e-6Note: RELI listed in manual as 0.01. This is in “%”.NonConvergence - General Aids - SummaryTopology Break the circuit up. Simplify input sources. Circuit Conductance Values Diode Resistance Error Tolerances.OPTION LIST OPTS NODESeries Resistance .Model parameters diode RS Bipolar transistor RE and RC JFET RD and RS MOSFET RD and RSSet RELV, RELI, RELMOS Then set ABSV = RELV * Vsmall ABSI = RELI * Ismall ABSMOS = RELMOS * IDSsmall .OPTION RELV=.0001 RELI=.001 etcDetermine smallest parasitic Rp that can be placed across any 2 nodes without influencing circuit behavior. G=1/Rp .OPTION GMINDC=1e-9 GMIN=1e-9 Default: both 1e-12. ALWAYS THERE!!!DC Bias Point AidsEvery analysis STARTS with a bias point calngerous when skew values are all read in as well as libs. Watch out for keywords!!! model selector keywords.LIB 'lib1' iobuf .PARAM abc=5 .LIB 'lib2' outdriver .PARAM abc=10Take Care when mixing libraries from different vendors.Parameters: Example, Passing .IC to SubcircuitsStar-Hspice feature (not allowed in SPICE). Application: Multistable circuits Need state information to guide the DC solution. Ring-oscillators, flip-flops must be initialized..param vdd=5 Xflop1 in0 q0 q0/ d0 LATCH Q0set=Vdd Xflop2 in1 q1 q1/ d1 LATCH Q1set=gnd ... .SUBCKT LATCH in Q Q/ d Q0set=0 Q1set=Vdd .ic v(Q0)=Q0set v(Q1)=Q1set ... ... .ENDSParameters: Improving Flexibility ProductivityParameters are integral to creating “Corner” Process Models Fixed Model Lib with parameterized model parameters Easily change skew value by re-assigning params Combine .param, .lib and/or .include*Netlist R1 1 0 10k .lib 'MyProcess.lib' TT M1 1 1 2 0 nchan .end* MyProcess.lib file .lib TT $ typical process .param TOX_8=230 ... how}

공학/기술| 2003.06.16| 170페이지| 1,000원| 조회(1,792)

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[회로설계 툴] OPUS97

< Virtuoso Layout Editor Product Notes >Virtuoso Layout Editor New FeaturesPropagate Nets – Add top level net information to a selected block: 이 유틸은 그 레벨에서 연결성을 설립하는 다음 레벨까지, 각 인스턴스 내 핀들의 터미널 이름을 맵핑하도록 합니다. Propagate Nets form을 사용하면, 그들이 다음 윗 레벨에서 규정될 때 직접적으로 net 이름을 맵핑하거나 바꿀 수 있습니다. Propagate Nets 형식은 찾은 net을 리스트하며 그 net과 대응하는 top level net으로 출입하는 것을 가능하게 해주는 editable field를 포함한다.Pin array: Create Pin 형식은 1차원 핀 배열을 만듭니다. 예를 들어, 당신은 Terminal Name field에 data라고 입력하고 net data 상에 8개의 핀을 만들기 위해 X 혹은 Y pitch 분리로 X 또는 Y pitch를 특정한다.Create Pins from Labels: Create Pins from Labels 명령은 label로부터 connectivity를 생성함으로써 디자인에 pin정보를 추가할 수 있게 한다. Pin들은 layer당 규정된 dimension에서 대응하는 label layer의 label이름으로 생성됩니다. 모든 pin들은 각 레이블의 근원의 중심에 두어집니다. 만약 pin이 이미 label로 그 layer에 존재한다면, 이 유틸리티는 추가적인 것을 생성하지 않습니다.Must Join, Strong Connect, and Weak Connect Pin Model: Must-Join은 같은 네트에 2개의 pin(A와 B)이 톱 레벨에 결합되어야 한 것을 의미합니다.Strong-connect는 같은 net의 pin(A와 B)이 강하게 이미지 내에 결합된 것을 의미합니다, 라우터는 이 2개의 pin중의 오직 하나에게만 연결해야 합니다ther-Move OriginMove the cursor where you want the new origin. Two crosshairs showing the new X and Y axes follow the cursor.Click where you want origin.(원하는 인스턴스 오리진에 클릭함으로써 인스턴스들을 놓는다. 인스턴스들이 놓여지는 방식을 변경하기 위해 마스터셀의 오리진을 바꾼다. 주의! 마스터셀 오리진을 움직이는 것은 그 셀의 모든 놓여진 인스턴스들의 위치를 바꾸는 것이다. 마스터셀의 오리진을 바꾸기 위해 Edit-Other-Move Origin를 선택하고 원하는 새로운 오리진에 커서를 이동시킨다. 두 개의 교차선은 커서를 따라 새로운 x,y축을 보여준다.)Saving, Loading, and Deleting Display SettingsSaving the display settings lets people who work on the same design use the same display settings. The display settings can be saved to the current cellview, library of the cellview, technology library of the cellview, or a specified file. The display settings are loaded in this precedence, from highest to lowest,① Cellview② Library of the cellview③ Technology library of the cellview④ File (~/.cdsenv)# Setting the Default Snap Modes① Setting the Create snap mode affects the Chop, Path, Pin, Polygon, Reshape, Ruler, Split, and Yank commands.② Setting the Edit snapct the command and then the object to edit. Does not affect commands if you first select an object, then the command.Display Reference Point displays an asterisk (Q) on the current reference point.Auto Set Reference Point automatically sets a reference point whenever you enter a new point. You use reference points to measure the distance between points you enter.Recursion Check turns recursion checking on. Recursion checking prevents the creation of recursive hierarchy (where a cell has an instance of itself at some level) by commands such as Create Instance, Make Cell, and Search/Replace.Maintain Connections turns on an automatic reconnection mode for pins and paths that have been separated during any editing activity that moves pins.- with Guided Path works only with Maintain Connections. With these two options running, the path reconnects to the pin and follows the minSpacing rules in the technology file for the current layer.Guided Path Create sets the mode to Guided in the Create ne in a master path segment or subpath segment and click.As you point, the nearest master path segment is highlighted with dotted lines.In partial selection mode, create a selection box around a master path or subpath segment. Make sure both end points of the segment centerline are inside the box.To select more than one master path segment, do one of the following:In partial selection mode, create a selection box around multiple master path or subpath segments. Make sure the end points of each segment centerline are inside the box.In partial selection mode, point to the middle of the centerline in a master path or subpath segment and click. Press shift and click to select additional segments.As you point, the centerline of the nearest master path segment is highlighted dotted lines.Selecting a Multipart Path VertexFor multipart paths, a vertex is a point on the master path centerline where two segments join. You can select a vertex of the master path in a multipart path. To do so, you owerLeftThere are two levels of hierarchy. The coordinates of the lower-left corner of polyRect are 15:9, so point1 = 15:9.# About ConnectivityWhen you use a ROD function to create a shape, such as a rectangle or path, you can specify connectivity for the shape by associating it with a specific terminal and net. You can also make the shape into a pin.To specify connectivity for an object, you must use the ROD connectivity arguments. You can do this within a rodCreate function, such as rodCreateRect, by specifying values for the terminal name, terminal I/O type, and pin connectivity arguments.For a multipart path, you can create connectivity for any or all parts of the multipart path: the master path, subpaths and/or subrectangles. When you make the master path into a pin, the whole master path becomes a pin; when you make a subpath into a pin, the whole subpath becomes a pin; and when you make a set of subrectangles into a pin, each rectangle in the set becomes a pin.When you create a 다.

공학/기술| 2003.06.16| 84페이지| 1,000원| 조회(816)

cadence, virtuso layout, opus

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[인사관리] 이직관리 평가A좋아요

종업원이 기업을 떠나는 현상을 살펴본다. 여러 가지 사정으로 기업이 종업원을 더 이상 보유할 처지가 되지 못할 때 나타나는 기업의 조치가 인력감축이며, 종업원이 기업을 자발적으로 떠나는 현상을 자발적 이직이라고 한다. 이직에 대한 개념을 먼저 언급한 후 인력감축과 자발적이직을 살펴본다.Ⅰ이직의 의의와 원인 및 대책1.이직의 의의 이직 (Separation)이란 종업원이 자기가 소속한 조직으로부터 이탈 하는 것.1) 이직의 분류★ 이직을 결정하는 주체(종업원 vs. 조직) : 자발적 이직 (종업원) – 사직 (Resignation) : 비자발적 이직 (조직) – 일시해고 (Lay-off) - 징계해고 (Discharge) - 정년퇴직 (Retirement)● 자발적 이직(사직)조직에 불만이 있거나 보다 나은 기회를 찾기 위해 다른 기업으로 옮기는 경우 결혼, 임신, 출산, 질병, 가족의 이동 등으로 조직을 떠나는 경우● 비자발적 이직(면직)종업원의 의사와는 관계없이, 사용자나 조직의 입장에서 강제되는 것★ 회피 가능성의 여부 : 회피가능 이직 (Avoidable Separation) – 경영자의 노력에 의해서 그 발생을 최소화할 수 있는 것 : 회피불가능 이직 (Unavoidable Separation) – 종업원의 질병, 사망 등의 불가피한 원인에 의해 발생하는 이직2. 이직의 원인과 대책 1) 이직의 원인 ① 보다 나은 직무를 찾아서 ② 통근조건, 작업조건, 교대근무의 어려움 ③ 다른 종업원들이나 동료들 때문에 ④ 성취감을 못 느껴서(직무불만족) ⑤ 집안사정, 결혼, 임신, 가족의 이주 등으로 일할 수 없게 되는 데서★ 조직균형의 전제 (J.G. March H.A. Simon) - 유인과 공헌과의 관계조 직개 인유인(Inducement)공헌(Contribution)조직의 존속, 성장 : 유인 ≥공헌2) 이직에 대한 대책(1) 자발적 이직의 감소 - 종업원 개개인의 불만이나 고민을 해결하기 위해 고충처리기구나 인사상담제도의 활용 - 인간관계개선 프로그램의 운영 - 직무를 보다 도전성이 있고 만족스러울 수 있도록 직무설계 - 승진, 임금, 복리후생 등의 정책을 이용하여 종업원의 욕구 충족 - 이직의 원인을 파악하여 그에 대한 대책강구(2) 비자발적 이직의 감소 생산량의 감소나 조직의 축소 등 조직체의 내외적 상황의 변화에 따라 부득이한 인력의 감원조치가 이루어지는 경우 ① 근로분배 (Work Sharing) - 인원감축을 하기 전에 고려해야 할 대책은 근로시간의 단축 : 즉, 업무량의 감소로 인하여 어느 일부 구성원들을 희생하지 않고 모든 구성원들이 공동으로 조금씩 희생하는 원칙 예) 미국 : 이 방침을 단체 협약사항으로 포함 독일 : 폭스바겐은 경영난을 극복하기 위하여 인원감축 대신에 근로자들의 주당 작업일수를 4일로 줄임② 직무분배 (Job Sharing) - 업무량의 감소로 불필요해진 직무를 없애는 대신 에 이에 영향을 받게 되는 구성원들을 다른 직무에 배치하여 몇 시간이나 일하도록 하는 것 - 경제불황에 따른 인력조정의 방법으로 특히 선진국에서 많이 이용 ③ 보상의 절감 - 업무량의 감소가 일시적이라는 전제 하에 일시적인 고난을 조직 구성원들 모두가 공동으로 타개하려는 목적으로 자신의 임금을 희생해서라도 인력감축을 피하고 조직체를 되살리려는 대책④ 이직기준의 설정 - 선임권 (Seniority), 능력 (Competence) - 정규종업원보다는 임시직 또는 수습 중에 있는 종업원을 먼저 감원하는 것Ⅱ 정년퇴직의 개념과 유형 및 관리1. 정년퇴직의 개념 정년퇴직 (Retirement)이란 본인의 의사와 노동능력의 유무와 상관없이 취업규칙이나 단체협약의 규정에 따 라 일정한 연령에 도달함으로써 고용 계약이 자동적으로 소멸되는 것2. 정년퇴직의 유형 1) 통상정년제 (Normal Retirement) - 퇴직연금(노령연금)의 수급개시 연령에서 퇴직하는 정년제 : 강요되지 않고 어디까지나 근로자의 임의의사에 맡김 ★ 조기정년(Early Retirement) - 전액의 연금수급자격을 얻기 전에 감액연금을 받고 퇴직하는 경우 - 명예퇴직제2) 강제정년제 (Compulsory Retirement) - 종업원의 연령이 기업의 퇴직을 강제하는 연령에 도달한 경우에 적용하는 정년제 - 노사간에 합의가 이루어지면 고용을 연장 하거나 다시 고용될 수 있음 3) 자동정년제 (Automatic Retirement) - 기업으로부터 자동적으로 퇴직하게 되는 정년제도 - 고용연장이나 재고용의 여지가 없음4) 기타 ① 연령정년 - 일정연령에 도달하면 자동적으로 퇴직하는 제도 ② 근속정년 - 조직에 들어간 후 일정한 기간이 지나면 자동적으로 퇴직하는 제도 예) 군인장교 ③ 계급정년 - 조직에 들어간 후 일정기간이 지나도 승진하지 못하고 한 계급에만 머물러 있으면 일정한 기간(5년, 10년, 15년 등) 이 만료됨에 따라 자동적으로 퇴직하는 제도3. 정년퇴직의 관리 ★ 정년퇴직의 찬성론 ① 나이가 많아지면 생산성이 저하된다 ② 젊은 층의 승진기회가 제공된다 ③ 퇴직계획을 파악함으로써 인적자원의 계획이 용이하다 ④ 생산성이 감퇴되는 마지막 몇 년을 감안한다면 더 이상 자격을 갖추지 못하는 인적자원들에게 은혜적 퇴직기회가 제공될 수 있다. ⑤ 정년퇴직은 인적자원들에게 퇴직시기를 알게 하여 미리 퇴직계획을 세울 수 있도록 해준다.★ 반대론 - 나이를 먹는다고 해서 생산성이나 창의력이 떨어지는 것은 아니며 오히려 많은 공헌이 가능하나 제도가 이것을 제한하고 있다. ★ 최근의 추세 - 정년퇴직의 연령이 점차 연장 예) 미국의 경우 : 퇴직연령을 65세에서 70세로 연장 퇴직연령의 상한선을 폐지하는 추세2) 퇴직사전준비프로그램정년퇴직으로 인한 구성원들의 경제적, 심리적 충격을 완화하기 위한 제도. 미국기업의 1/3이 이 프로그램을 제공함 ① 퇴직사전상담 (Pre-Retirement Counseling) - 퇴직후의 생계유지와 이와 관련된 재정적 및 경제적 문제, 그리고 이에 대비하여 여러 가지 계획과 적응에 대한 전문적인 상담제공② 퇴직사전계획 (Pre-Retirement Planning) - 퇴직후의 생활안정을 위해 퇴직하기 오래 전부터 구성원의 저축계획을 적극 권장하고 사무적 지원 을 함 - 퇴직 후에도 다른 조직체로의 취업을 희망하는 구성원들에게 이에 필요한 기술을 습득하도록 협조 ③ 점진적 퇴직 (Phased Retirement) - 퇴직에 따른 심리적 충격을 완화하기 위하여 퇴 직자의 의사에 따라서 근무시간을 점차적으로 줄 이고, 정신적으로 신체적으로 비교적 부담이 적 은 직분에 배치 함으로서 퇴직과정을 점진적으로 조정★ 사 례 ★① 포항제철 – 포스코 그린라이프제 지원내용 : 학원수강지원, 사회위탁교육, 포스코 그린라이프 연수회 개최 ■ 학원수강지원 – 주택관리사, 공인중개사, 자동차정비사, 등 – 월 60만원 범위 내 ■ 그린라이프 연수회 – 퇴직금 활용방법과 건강관리법 등② 대상그룹 – 관리직 정년도래자 관리제 (실버인사제) ■ '정년이 두렵지 않다' 라는 캐치프레이즈를 내걸고 제2의 인생설계프로그램 ■ 대상 – 정년을 6개월 앞둔 관리직 사원 ■ 프로그램내용 – 사내강사, 후임자 업무지도, 자문, 퇴직 후 인생설계, 사외파견 교육지원 등③ 현대자동차서비스 – 창업지원제 ■ 회사에서 경험을 살려 개인사업자로 새로운 인생을 시작할 수 있도록 자동차정비 공장을 설립하는 퇴직 임원들에게 최고 6억원까지 대여{nameOfApplication=Show}

경영/경제| 2003.02.08| 23페이지| 1,500원| 조회(751)

이직관리, 퇴직사전준비프로그램, 정년퇴직의 관리

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