*일* 스토어

*일*

개인

팔로워0 팔로우

소개

등록된 소개글이 없습니다.

전문분야 등록된 전문분야가 없습니다.

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

10개
전체 판매량

23개
최근 3개월 판매량

0개
자료후기 점수

평균A
자료문의 응답률

-

전체자료 10개

D&A converter 컨버터 디지털 아날로그 컨버터 (논리회로 실험 결과)

교육목표정보통신대학 교육목표정보통신대학은 수요지향적 교육을 바탕으로 국제 경쟁력과 전문성 및 실용성을 갖춘 고급 정보통신 엔지니어의 양성을 목표로 하고 있다. 이를 달성하기 위한 세부 교육목표는 다음과 같다.1. 국제적 경쟁력을 갖춘 정보통신인2. 현장 적용 능력이 뛰어난 실용적 정보통신인3. 기반 전문성을 갖춘 발전적 정보통신인4. 윤리의식과 문화적 소양을 갖춘 정보통신인전자공학 프로그램 교육목표1. 공학 기초지식과 전문지식을 활용하여 전자공학의 시스템, 부품, 공정, 방법을 분석하고 설계하는 능력을 기른다.2. 상호 이해와 협력, 일에 대한 분석과 기획을 통하여 복합학제적 문제를 해결하는 능력을 기른다.3. 사회와 문화에 대한 이해 및 외국어 능력을 바탕으로 국제적으로 협조하여 일할 수 있는 엔지니어로 성장시킨다.4. 건전한 윤리의식과 지속적 자기계발 능력을 함양하여 사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 07.11.17과목명: 논리회로 실험교수명: 박성진 교수님조: 10조학 번: 200320474 200320463성 명: 이준범 이영길실험 9.D/A & A/D Converter(DAC & ADC)실험 (1) D/A converter§이론1) D/A CONVERTERDAC (digital-to-analog conversion) ; 디지털-아날로그 변환 DAC는 대개 2개 정도 의 적은 가짓수의 정의된 수준이나 상태를 가지는 신호, 즉 디지털 신호를, 이론적 으로는 무한한 가짓수의 상태를 가 지는 아날로그 신호로 변경해주는 과정, 또는 장치를 말한다. 보편적인 예로 모뎀에 의해 이루어지는 처리를 들 수 있는데, 컴퓨 터 데이터를 전화회선을 통해 전송될 수 있는 오디오 주파수 톤으로 바꾼 다. 이러 한 기능을 수행하는 회로가 바로 DAC이다. 기본적으로, 디지털-아날로그 변환은 아 날로그 -디지털 변환의 정반대이다. 대부분의 경우, 만약 아날로그-디지털 변환기, 즉 ADC가 통신회로의 DAC 뒷부분에 놓여진다면, 디지털 신호 출력은 디지털 신호 입력과 동일하다. 또한, 대부분의 경우, ADC 의 뒷부분에 DAC가 놓여진다 해도, 아 날로그 출력 신호는 아날로그 입력신호와 동일하다. 이진 디지 털 임펄스는 모두 그들 자신에 의하여, 아주 긴 0과 1의 스트링처럼 보이며, 사람들이 외견상 보기에 는 아무런 의미를 갖지 않는다. 그러나, 이진 디지털 신호를 번역하기 위해 DAC가 사용되었을 때, 의미 있는 출력이 나타나는데, 그 예로는 목소리나, 그림, 음악 선율, 또는 기계 동작 등이 될 수 있 다.2) A/D CONVERTER전압, 전류, 온도, 습도, 압력, 유량, 속도, 가속도 등과 같은 아날로그 물리량을 측정하여, 컴퓨터로 제어 또는 분석하려면 디지털 값으로 변환하여 읽어 들여야 하는데 이러한 장치를 DAS(Data Acquisition System)라고 한다. DAS는 센서, A/D 컨버터, 컴퓨터 등으로 구성된다. 센서는 측정하려는 물리량을 전압, 전류 또는 주파수와 같은 전기량으로 변환하는 소자이며, A/D 컨버터는 이를 컴퓨터가 읽을 수 있는 병렬 또는 직렬 데이터로 변환하여 주는 장치이다. 대부분의 경우에는 센서와 A/D 컨버터의 사이에 잡음을 제거하고 필요한 신호만을 추출하기 위한 필터나 신호를 적절한 크기로 바꾸기 위한 증폭기와 같은 파형 정형 회로가 사용된다.《 D/A CONVERTER 실험 사진 》《 D/A CONVERTER 회로 구성 》①회로구성회로 구성을 살펴보면, 우선 3개의 IC칩과 다양한 저항, 그리고 OP AMP와 가변 저항으로 회로를 구성하였다.파형 발생기를 이용하여 10Khz의 일반파형을 5V로 넣어 주었고, 그림에 나온 것과 같이 회로를 구성한후구간에 맞게 파형을 관찰 하였다. 각 IC의 GND와 Vcc를 설정해 주었다.§구동 순서Single pulse clock으로 single pulse를 가하여 D/A converter의 출력을 측정한다.주파수 발생기를 이용하여 계단 파형(1KHz)이 나오는지 관찰하고 파형을 그려라.저항 Rf를 2.7KΩ으로 바꾸고 출력 파형을 그려라.저항 Rf를 4.7KΩ으로 바꾸고 다음 핀을 개방시켜 계단 파형의 영향에 주의하여 파형을 그려라.i) 7404 핀 2와 7405 핀 1 사이ii) 7404 핀 4와 7405 핀 3 사이iii) 7404 핀 6과 7405 핀 5 사이10KΩ 저항에 68KΩ을 병렬로 연결하고 파형을 그려라. 68KΩ을 제거하고, 저항 68KΩ을 연결하였을 경우와 그렇지 않은 경우를 비교하라.②실험 분석(구동 + 분석)《 D/A CONVERTER 불안정한 계단파형》《 D/A CONVERTER 일반 파형 》《 volt 조절을 통해 얻어낸 계단 파형 》우리 조는 2번에 걸쳐 회로 구성을 다시 하였다. 위 실험 사진에서 확인 할 수 있듯이 회로 구성은깔끔하고 간단하게 해결 되었지만, 불안정한 계단 파형이 계속 발생하여서, 모든 칩을 교체하고,저항을 교체한후 마지막으로 BREAD BOARD마저 교체 하였다. 그렇게 하여도 나오지 않았던 결과값을조교님께서 VOLTAGE변경을 하라고 하셔서, 마지막에 계단 파형을 얻어 낼 수 있었다.우리 조의 문제점은, 강의 노트의 문제점을 찾아내지 못했다는 것이다. Negative feedback을 이용한다면강의 노트의op amp가 틀린 것임을 실험 시작후 3시간이 지나서야 알았다. 또한 전압을 적정 수준으로 변경하지 않아서, 불안정한 결과값만을 계속 얻어 내고 있었다.실험 동작과정을 살펴 보면, 먼저 3번 핀의 전압을 0V로 하였을 경우 기준점 0V부 터 -10V까지 계단파형이 나온 것을 볼 수 있었다.(사진은 invert 시킨 상태) 3번 핀 전압을 조금씩 증가시키면서 파형이 변화를 관찰한 결과 전압이 1V일 때 파형의 범위가 5V ~ -5V로 바뀌 는 것을 볼 수 있었다. 반면 전압을 감소시키면서 파형 을 관찰한 결과 전압이 -1V일 때 파형의 범위가 -5V ~ -15V로 바뀌었다. 감소시킬 경우 -1V 이하로 감소 시킬 경우 파형이 -15V선에서 더 이상 내려가지 않고 직선으로 나타나는 것을 볼 수 있었다. OP AMP의 전압을 ±15V로 주었기 때문에 그러함을 확인할 수 있는 실험이었다.저항 Rf를 2.7KΩ으로 바꾸고 출력 파형을 그려라.저항 값이 약 반으로 줄어들어 출력 값의 범위 또한 기 준점 0에서 -5까지 줄어든 계단 파형이 나왔다.저항 Rf를 4.7KΩ으로 바꾸고 다음 핀을 개방시켜 계단 파형의 영향에 주의하여 파형을 그려라.i) 7404 핀 2와 7405 핀 1 사이 ⅱ) 7404 핀 4와 7405 핀 3 사이 개방iii) 7404 핀 6과 7405 핀 5 사이 개방다음 표는 실험 전 예비보고서 작성도중 준비하였던, BCD카운터인 7490에서의 출력이다. 먼저 ⅰ의 파형 에서 보면 7404 핀 2와 7405 핀 1 사이를 개방하면 다음 표에 서 A에 해당하는 값이 없어져 두 개씩 묶여 10단의 계단 파형에 서 5단의 계단 파형으로 나온 것을 볼 수 있다. ⅱ의 파형을 보 면 ⅰ의 상태에서 7404 핀 4와 7405 핀 3 사이를 개방하면 다 음 표에서 B에 해당하는 값이 없어져 4개씩 묶여 3단의 계단 파 형을 관찰할 수 있었다. ⅲ의 파형을 보면 A ,B, C 값이 없이 D 값에 해당하는 파형이 나오는데 실험 결과 그와 같은 파형을 볼 수 있었다.DCBA00

공학/기술| 2007.11.18| 8페이지| 3,000원| 조회(874)

디지털, 아날로그, 컨버터, 논리 회로 실험, D/A 컨버터

미리보기

닫기
논리회로 실험 Latch & Flip-Flop 래치 & 플립플롭 결과 레포트

교육목표정보통신대학 교육목표정보통신대학은 수요지향적 교육을 바탕으로 국제 경쟁력과 전문성 및 실용성을 갖춘 고급 정보통신 엔지니어의 양성을 목표로 하고 있다. 이를 달성하기 위한 세부 교육목표는 다음과 같다.1. 국제적 경쟁력을 갖춘 정보통신인2. 현장 적용 능력이 뛰어난 실용적 정보통신인3. 기반 전문성을 갖춘 발전적 정보통신인4. 윤리의식과 문화적 소양을 갖춘 정보통신인전자공학 프로그램 교육목표1. 공학 기초지식과 전문지식을 활용하여 전자공학의 시스템, 부품, 공정, 방법을 분석하고 설계하는 능력을 기른다.2. 상호 이해와 협력, 일에 대한 분석과 기획을 통하여 복합학제적 문제를 해결하는 능력을 기른다.3. 사회와 문화에 대한 이해 및 외국어 능력을 바탕으로 국제적으로 협조하여 일할 수 있는 엔지니어로 성장시킨다.4. 건전한 윤리의식과 지속적 자기계발 능력을 함양하여 사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 07.10.13과목명: 논리회로 실험교수명: 박성진 교수님조: 10조학 번: 200320474 200320463성 명: 이준범 이영길실험 5.래치와 플립플롭(Latcj & Flip- flop)실험 1.예비과제 1에서 구한 R-S latch를 구성한 후 출력을 측정하라.《 R-S Latch의 회로 구성도 》《 R-S Latch의 실험 사진 》회 로 도《예비회로에서 조사한 R-S Latch 》SRQ00사용안함(undefined)01110011변화없음(Latch)《R-S Latch의 Truth Table》①회로구성실험 1을 위해 구성한 회로는 위의 사진과 같다. 74HC00 NAND GATE 하나를 이용하여 구성하였고,예비 조사를 토대로 준비해간 Latch의 이론을 확인해 보았다.◎ Latch 대한 개념 이해플리플롭은 2개의 반대되는 출력을 가진다. 출력중 하나는 Q로 ,다른 하나는 Q'로 표시한다.S = 0, R = 1의 입력신호가 들어온다면, set 상태가 되며, NAND 게이트 A의 입력 신호 중 하나인 S가 0이고, 다른 입력인 Q2의 값에 상관없이 Q1의 값은 1이 된다. 이렇게 되면 NAND 게이트 B의 입력 신호는 둘 다 1이 되므로 Q2의 값은 0이 된다. S = 1, R = 0의 입력신호가 들어오게 되면, reset 상되가 되고, NAND 게이트 B의 입력 신호 중 하나인 S가 0이므로 다른 입력인 Q1의 값에 상관없이 Q2의 값은 1이 된다. 즉 NAND 게이트 A의 입력 신호는 둘 다 1이 되므로 Q1의 값은 0이 된다. 좀더 자세히 설명하자면, 먼저 회로에서 SR=11, QQ'=01 상태를 가정하자. 다시 t2 시간에 S를 1로 되돌려도 출력 QQ'=10으로 변함이 없다. 이번에는 t3 시간에 R을 0으로 변화시키면 10 상태였던 QQ' 값이 01로 바뀌게 되며, 다시 t4 시간에 R을 1로 되돌려도 출력 QQ'=01로 변하지 않게 된다. 결론적으로 그림의 NAND 게이트로 구성된 래치 회로에서는 입력 S와 R이 active-low 신호로 동작하여, SR=11일 때는 회로의 출력 Q가 변하지 않으며(물론 Q'도 변하지 않음), S를 0으로 하면 세트(set) 기능이 수행되어 출력 Q=1(Q'=0)이 되고, R을 0으로 할 경우에는 리셋(reset) 기능이 수행되어 출력 Q=0(Q'=1)이 된다. 물론 NAND 게이트로 구성된 래치 회로에서는 입력 S와 R을 동시에 0으로 인가해서는 안된다.②실험 분석예상대로 Set 과 Reset 값에 따라 출력값은 변하였고, 두 값이 모두 1일 경우에는 Latch 가작동 되어 바로 이전의 값을 그대로 나타 내었다. 또한 두 값이 모두 0 일 경우에는 정의되지 않는수라고 하는데, 입력 값에 상관없이 1,1 값이 출력되기 때문이다. 이 값에 대한 의문이 많았지만다음 실험인 J-K플립플롭을 통하여, J-K 플립플롭이 Latch의 이러한 부분을 보완하여 만들었음을알 수 있게되었다.《R-S F/F의 회로 구성》SRQ00Latch01010111Undefined실험 2. 클럭 입력을 가진 R-S F/F를 구성한 후 출력을 측정하고 결과를 검토하라.《R-S F/F의 Truth Table》《R-S F/F의 실험 사진》①회로구성이번에도 74HC00 GATE 하나를 이용하여 회로를 구성하였다. Set , Reset 과 클럭에 따른 출력을 쉽게 확인하기 위하여 LED를 사용하였다.. 입력 전압은 5v로 주었고, Gnd 도 Data sheet를 참고하여구성 하였다.②실험 분석실험 2역시 예비 보고서와 강의노트를 통해 미리 예상 했던 결과 값이 나왔다. 실험1과의 차이는NAND GATE를 한 번 더 통과하기 때문에, Set과 Reset에 따른 출력 값 이 다르게 나올 뿐 이었다.Latch 와 F/F 의 차이를 이번 실험을 통하여 확실히 알 수 있었는데 가장 큰 차이점은 플립플롭은 클럭을 통하여 Latch 의 기능을 통제 할 수 있다는 것이었다. 두 회로 모두 Feedback작용을 통하여출력 값을 입력 값에 다시 입력하여, 이전 결과를 기억 하는 것이었지만, 기 기능을 통제할 수 있느냐 없느냐에 따라서 두 회로의 차이점은 명확해 진다.실험 3. 예비과제 2에서 구한 J-K f/f 을 구성한 뒤 출력을 측정하고 결과를 검토하라. 또 이 결과를 7476 침에 대한 측정 결과와 비교하라.《J-K F/F 회로 구성》《J-K F/F 실험 사진》INPUTOUTPUTJKQ1(t)Q2(t)00Q(t-1)Latch010Reset101Set11Q'(t-1)Toggle《3개의 GATE를 이용한 J-K F/FT Truth Table》①회로구성이번 실험은 J-K F/F의 동작을 확인 하는 실험이었다. 2개의 NAND와 1개의 INVERTER를 이용하여 회로를 구성하였고, Vcc와 Gnd 도 설정하여 주었다. 클럭에는 5V를 입력하여 F/F가 동작하도록 해주었다.◎ J-K F/F 대한 개념 이해J-K F/F 역시 클럭화된 R-S F/F을 변형한 F/F이다. 입력 J와 K는 각각 입력 S와 R과 마찬가지로 플립플롭을 세트하고 클리어시킨다. 그러나 R-S F/F와는 달리 J와 K가 동시에 1인 경우에 플립플롭은 한 클럭 펄스 뒤에 현재 상태의 보수 값으로 바뀌게 된다. 즉, Q(t) = 1이면 Q(t+1) = 0이 되고, Q(t) = 0이었으면 Q(t+1) = 1로 된다. 아래의 그림은 클럭화된 J-K F/F과 그것의 진리표를 나타낸다. 진리표에서 보듯이, J와 K가 모두 1인 때를 제외하고는 R-S F/F의 동작과 똑같다.②실험 분석1번 실험이었던 Latch 실험을 통하여 Latch 기능을 이해 할 수 있었고, 2번 실험을 통하여 클럭을통하여 통제되는 F/F 에 대한 작동을 확인 할 수 있었다. 그렇지만 2번의 실험을 통하여 정의되지 않는(undefine) 되는 구간에 대한 의문을 품게 되었는데, 그 부분을 보완하기 위하여 만든 것이바로 이 J-K F/F이다. 정의되지 않는 구간에 대해서 Latch 값의 역이 나오도록 설계되어 있어서,Latch 값을 확인하지 않더라도 , toggle을 통하여 Latch값을 확인할 수 있었다.《7476을 이용한 J-K F/F Truth Table》INPUTOUTPUTJKQ1(t)Q2(t)00Q(t-1)Latch010Reset101Set11Q'(t-1)Toggle《7476을 이용한 J-K F/F》☆ 조교님의 특별 질문 (토글 값이 제대로 나오지 않는 이유에 대한 분석)우선 토글값이 제대로 나오지 않는 이유는, 전선과 프루브에 의해 발생하는 노이즈 등과는 상관이 없다고 생각을 한다. 문제는 이번 실험의 방법에 대한 문제이다. Latch기능을 단순히 바로 전단계를 기억한다는 개념 하에 실험에 임했던 우리 조는 1,2번 실험을 가장 먼저 끝냈지만 3번 실험에서 2시간째 막혀 있었다. 문제를 역으로 생각을 해보면, 이러한 J-K F/F은 실생활에 사용될 것임을 알 수 있다. 실생활의 모든 회로는 순서에 맞게 구성되어 있고, 그 순서대로 동작되기 때문에, 이 플립플롭 역시 순서에 따라 작용될 것이라는 것을 미처 생각 하지 못하였다. 다시 말해Set - Reset - Latch - Toggle과 같은 순서를 적용해야 순서에 따른 정확한 결과값을 얻을 수 있다고 생각한다.

공학/기술| 2007.10.14| 9페이지| 3,000원| 조회(694)

플립플롭, 논리회로, 논리회로 실험 래치 ?

미리보기

닫기
논리회로 실험 결과 - 64-bit IC RAM-type 7489 , 2-bit RAM

교육목표정보통신대학 교육목표정보통신대학은 수요지향적 교육을 바탕으로 국제 경쟁력과 전문성 및 실용성을 갖춘 고급 정보통신 엔지니어의 양성을 목표로 하고 있다. 이를 달성하기 위한 세부 교육목표는 다음과 같다.1. 국제적 경쟁력을 갖춘 정보통신인2. 현장 적용 능력이 뛰어난 실용적 정보통신인3. 기반 전문성을 갖춘 발전적 정보통신인4. 윤리의식과 문화적 소양을 갖춘 정보통신인전자공학 프로그램 교육목표1. 공학 기초지식과 전문지식을 활용하여 전자공학의 시스템, 부품, 공정, 방법을 분석하고 설계하는 능력을 기른다.2. 상호 이해와 협력, 일에 대한 분석과 기획을 통하여 복합학제적 문제를 해결하는 능력을 기른다.3. 사회와 문화에 대한 이해 및 외국어 능력을 바탕으로 국제적으로 협조하여 일할 수 있는 엔지니어로 성장시킨다.4. 건전한 윤리의식과 지속적 자기계발 능력을 함양하여 사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 07.11.10과목명: 논리회로 실험교수명: 박성진 교수님조: 10조학 번: 200320474 200320463성 명: 이준범 이영길실험 8.ram (random access memory)실험 (1) 2-bit RAM§이론RAM은 어떤 메모리어드레스가 다른 위치의 어드레스처럼 쉽게 엑세스할 수 있음을 뜻하는 랜덤액세스메모리 (random-access memory)를 나타낸다. RAM이란 용어를 반도체 메모리에 사용한다면, 일반적으로 RWM(R/W memory)의 뜻을 취한다.RAM은 컴퓨터에서 프로그램과 데이터의 임시저장소로 사용된다. RAM어드레스의 내용은 컴퓨터가 프로그램을 수행함에 따라 읽고 쓰여질 것이다.RAM의 큰 약점은 휘발성이어서 전원이 차단되거나 꺼져버리면 저장된 정보를 잃는 다는 것이다. 그러나 주 전원이 차단될 때마다 배터리에서 전원을 공급받는 몇 CMOS RAM들은 준비모드에서 적은 양의 전원을 사용한다. RAM의 주 장점은 6비트 입력코드를 요구한다. 각 어드레스코드에 대응하는 레지스터를 인에이블 하는 특별한 디코더 출력이 나오게 된다.② 읽기동작어드레스코드는 메모리칩내의 한 레지스터에서 가져온다. 선택된 레지스터의 내용을 읽기 위하여, READ/WRITE() 입력은 1이어야 한다. 또한, CHIP SELECT(CS)입력은 1의 상태가 되어야 한다.=1 이고 CS=0의 조합에 의해 출력버퍼가 인에이블된다. 그래서 선택된 레지스터의 내용은 4개의 데이터출력에 나타나게 될 것이다. 또한=1은 입력버퍼를 디스에이블 시키므로 읽기 동안 데이터입력은 메모리에 아무런 영향을 주지 않는다.③ 쓰기동작새로운 4비트 워드를 선택된 레지스터에 쓰기 위해서는=0이고 CS=0로 되도록 하여야 한다. 이 조합에 의해 입력버퍼가 인에이블 되고, 4비트 워드는 선택된 레지스터에 로드될 데이터입력으로 공급된다.=0은 또한 출력버퍼를 디스에이블 시켜서 데이터 출력은 쓰기동작 동안에 HI-Z상태에 있게 된다. 물론 쓰기동작은 어드레스에 저장되어 있는 데이터를 파괴한다.④ 칩선택 (chip select)대부분의 메모리칩들은 모든 칩을 인에이블하거나 디스에이블하는 데 사용되는 1개 이상의 CS입력을 가진다. 디스에이블모드에서, 모든 데이터 입력과 출력들은 디스에이블되어서 읽기나 쓰기 어느 것도 할 수 없게 된다. 이 모드에서는 메모리의 내용에 아무런 영향을 주지 않는다. 더 큰 메모리를 얻기 위하여 메모리 칩들을 연결할 때 CS입력의 역할은 확실하다.《 2bit ram 회로 구성 》《 2bit ram 실험 사진 》《 2bit ram 직접 구성한 회로 》①회로구성회로 구성을 살펴 본다면, 첫째 단은 NAND게이트를 이용하여 래치를 구성하였고, 두 번 째 단은 7403을 연결하였다. 7403은 오픈컬렉터이므로 출력마다 저항을 연결해 주었고 7403의 첫 입력중 하나는 RA와 RB로 단자로 READ실험에 사용하였다. 각 IC별 VCC와 GND를 설정해 주었다. 강의 자료에 있는 회로 구성에 문제가 있어서 새롭게 구성하ELECT A, In0 또는 WRITE SELECT B, In1)를 +5V에 연결함으로써 정보가 기억소자 A로 들어갈 것인지 아니면 기억소자 B로 갈 것인지를 선택한다.2) WR0이나 WR1 스위치에 +5V를 연결함으로써 기억소자에 쓰여질 정보의 level이 “0”인지 아니면 “1”인지를 결정한다.* 주의 : 단 한번에 하나의 bit(A 또는 B)에 하나의 level(1 또는 0)을 써야만 한다.3) 기억장치에 정보를 쓴 후 WRITE SELECT 스위치와 WRITE LEVEL 스위치를 접지상태로 돌려놓는다.4) 1이 기억되어 있을 때는 “OUT 1”의 출력은 +0.5V보다 낮게 나오고 “OUT 0”의 출력은 +2.5V보다 높게 나온다. 0이 기억되어 있을 때는 “OUT 1”의 출력은 +2.5V보다 높게 나오고 “OUT 0”의 출력은 +0.5V보다 낮게 나온다.5) 기억된 정보를 읽으려면 원하는 READ SELECT(OE0이나 OE1) 스위치 중 하나만 선택하여 +5V에 연결해야 한다. 스위치를 선택하는 일이 끝나면 “OUT 0”과 “OUT 1”에서 전압의 level을 읽을 수 있다. 기억소자에 들어있는 정보를 읽은 후에 READ SELECT 스위치를 접지상태로 돌려놓아야 한다.ⅰ) WRITE위의 회로와 같이 구성한 뒤 쓰기를 하기 전에 초기값을 측정한 결과 모두 LOW값이였다.그 뒤 다음의 표와 같이 실험하여 결과를 측정하였다.WAWBW1W0A partB partSENSE 0SENSE 1SENSE 0SENSE 11001LOWHIGHLOWLOW1010HIGHLOWLOWLOW0101LOWLOWLOWHIGH0110LOWLOWHIGHLOW《2BIT RAM TABLE》먼저 WA가 1이고 WB가 0이면 B part는 래치상태이므로 초기값이 그대로 유지되어 모두 LOW가 나왔다. A part는 LOW, HIGH란 측정값이 나왔다. W1와 W0에 변화를 주었을 때도 B part는 래치상태로 변함이 없었고, A part만 결과값이 바뀌어 나왔다.다음으로 WA를 0, WB를 AWBW1W0PIN 8PIN1*************1*************011001《2BIT RAM TABLE》먼저 RA를 1, RB를 0으로 놓았을 경우를 보면 RB가 0이면 PIN11의 출력값은 B part의 값에 상관없이 0이다. RA가 1이면 A part의 SENSE0값이 그대로 PIN8로 출력되는데 첫 번째 표와 두 번째 표의 결과를 비교하면 같음을 알 수 있다. 반대로 RA를 0, RB를 1로 놓았을 경우는 PIN8의 출력값이 0이 나오고, PIN11의 값은 B part의 SENSE0값이 그대로 읽혀 출력됨을 볼 수 있었다.이로써 래치와 NAND게이트만을 이용하여 2-bit RAM을 구성하여 실험해 보았다. 첫 번째 실험에서 A part에서 래치가 안 되었던 점을 빼면 이론상의 결과를 얻은 실험이였고, RAM의 WRITE/READ기능을 간단히 알아 볼 수 있었던 실험이였다.실험 2. 64-bit IC RAM-type 7489《64BIT RAM 회로구성》《64BIT RAM 실험 사진》①회로구성(구동)회로구성은 7489가없는 관계로 74189를이용 하였고, 저항과 LED를 이용하여 회로를 구성하였다.1) ME와 WE를 +5V에 접속시킨다.2) Memory location에 데이터를 읽기 위해 다음과 같이 한다.a. Memory location DCBA를 선택한다.b. 데이터 입력단 D4-D1에 데이터를 집어넣는다.c. ME와 WE를 접지시킨다.d. ME와 WE를 +5V에 연결시킨다.3) Memory location에 기억되어 있는 데이터를 읽기 위해서 다음과 같이 한다.a. Memory location DCBA를 선택한다.b. ME를 접지시키고 WE를 +5V에 연결시킨다.c. 출력단 DO4-DO1에서 데이터를 읽는다.d. 완전히 데이터를 읽으면 ME와 WE를 +5V에 연결한다.주의 : 실험순서 2)의 a와 b는 데이터를 읽을 때마다 반드시 실행해야 한다.4) 초기의 random input data를 얻기 위해 다음과 같이 실행한다.a. Memory면 논리 “0”이라고 가정하였다. 측정된 데이터(0과 1)를 기록한다.5) 동작, DRO/NDRO에 대한 검사, Volatilitya. 5V를 16번 핀에 연결하기 전에 ME와 WE를 +5V에 연결시킨다.b. Memory location DCBA는 1011로 설정한다.c. 초기에 기억된 데이터 값을 읽어낸다 (ME=0V, WE=+5V).DO4 DO3 DO2 DO1 =d. ME와 WE를 +5V에 연결한다.e. DI4 DI3 DI2 DI1에 0110을 기억시킨다 (ME=0V, WE=0V).f. ME와 WE를 +5V에 연결시킨다.g. 기억된 데이터 값을 읽는다 (ME=0V, WE=+5V).DO4 DO3 DO2 DO1 =h. ME와 WE를 +5V에 연결한다.i. DRO/NDRO를 실험하기 위해 기억된 데이터를 다시 읽는다 (ME=0V, WE=+5V).DO4 DO3 DO2 DO1 =j. ME와 WE를 +5V에 연결시킨다.k. Volatility를 실험하기 위해 16번 핀의 VCC 입력단을 +5V에서 분리한 후 다시 16번 핀에 +5V(VCC)를 연결시킨다. 그런 후 현재 기억된 데이터를 읽는다 (ME=0V, WE=+5V).DO4 DO3 DO2 DO1 =l. ME와 WE를 +5V에 연결한다.6) 7489 Binary-Gray 코드변환표 2에서 column A에는 memory location이 있고 column B에는 기억될 데이터 값이 있다. Memory location DCBA는 단지 ME와 WE에 +5V(H)를 연결시킬 때에만 변화한다. 이것은 memory에 적당하지 않은 데이터 값이 들어가는 것을 막고 먼저 기록되어 있는 데이터 값이 파괴되는 것을 막기 위해서이다. 기억되어 있는 데이터 값을 읽은 후 그 결과 값을 column C에 기록한다. (주의: 입력된 데이터는 2진수에 일치하는 memory location의 Gray 코드의 완전한 값이다. 기억된 데이터의 마지막 결과 값은 2진 입력이 Gray 코드로 변환된 값이다. )②실험 분석먼저 위와 같이 회로를 구성한되었다.

공학/기술| 2007.11.13| 10페이지| 3,000원| 조회(1,830)

ram, 램, 결과, 논리회로 실험

미리보기

닫기
논리회로 실험 (결과) 멀티플렉서 디멀티플렉서 (먹스)(디먹스) Multiplexer Demultiplexer 평가A좋아요

교육목표정보통신대학 교육목표정보통신대학은 수요지향적 교육을 바탕으로 국제 경쟁력과 전문성 및 실용성을 갖춘 고급 정보통신 엔지니어의 양성을 목표로 하고 있다. 이를 달성하기 위한 세부 교육목표는 다음과 같다.1. 국제적 경쟁력을 갖춘 정보통신인2. 현장 적용 능력이 뛰어난 실용적 정보통신인3. 기반 전문성을 갖춘 발전적 정보통신인4. 윤리의식과 문화적 소양을 갖춘 정보통신인전자공학 프로그램 교육목표1. 공학 기초지식과 전문지식을 활용하여 전자공학의 시스템, 부품, 공정, 방법을 분석하고 설계하는 능력을 기른다.2. 상호 이해와 협력, 일에 대한 분석과 기획을 통하여 복합학제적 문제를 해결하는 능력을 기른다.3. 사회와 문화에 대한 이해 및 외국어 능력을 바탕으로 국제적으로 협조하여 일할 수 있는 엔지니어로 성장시킨다.4. 건전한 윤리의식과 지속적 자기계발 능력을 함양하여 사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 07.10.6과목명: 논리회로 실험교수명: 박성진 교수님조: 10조학 번: 200320474 200320463성 명: 이준범 이영길실험 4.멀티플렉서와 디멀티플렉서 (Multiplexer & Demultiplexer)실험 1.(1) Enable 입력을 갖는 4x1 멀티플렉서를 74HC20과 74H04를 이용하여 다음 회로와 같이 구성한다. 여기서 , E 가 Eable 입력이고 S0,S1은 선택입력 , 그리고 D0~D3이 4개의 데이터 입력이다.《multi plexer구성 사진》《multi plexer실험 사진》①회로구성우리조가 구성한 실험 회로는 위의 사진과 같다. 총 4개의 IC (1개의 invert와 3개의 and) 를 이용하여 회로를 구성하였고, Data Sheet를 이용하여 Vcc를 입력하여 주었다. 구성이 복잡하고 스위치를 사용하지 않았기에, 2번째 실험부터는 총 7개의 변환 값에(입력4개 , enable, S0, S1)name tag를 붙여서 구분지어 주었다.실험 1.(2) 다음 표와 같이 입력을 가한 뒤에 출력 Y를 측정하여 기록하라. 선택입력 S0,S1, 에 EK라 멀티플렉싱 기능이 이루어 지는지 확인하시오.InputOutputES1S0D3D2D1D0Y+5VXXXXXXL(0)000+5+5+50L(0)000000+5H(1)00+5+5+50+5L(0)00+500+50H(1)0+50+50+5+5L(0)0+500+500H(1)0+5+50+5+5+5L(0)0+5+5+5000H(1)《Multiplexer회로 Data 값》②실험 분석여기서 X는 open 시킨 상태를 의미하며, Vcc는 5v로 설정해 주었더니, 정확한 멀티플렉싱이 이루어짐을 알 수 있었다. 출력 값을 보다 확연히 구분짓기 위하여 색으로 구분을 해주었는데, 입력되는 S0, S1에 따라서 출력되는 입력값이 선택됨을 알 수 있었고, 색에 매치되는 값이 output으로 출력됨을 확인 할 수 있었다.◎멀티플렉서에 대한 개념 이해멀티플렉서 (이하 먹스, MUX)는 여러 개의 입력 중 원하는 입력을 출력으로 연결하는 일종의 데이터 선택기(switch or selector)이다. 이것은 완전하게 결선된 회로 상태에서 원하는데이터 입력원(input source)을 선택하는 응용에 자주 사용되며 아날로그먹스와 디지털먹스가 있다. 먹스는 디지털 스위치로써 입력에 연결된 n 개의 신호원 중 하나의 데이트를 출력으로 연결한다. 다음 그림은 n-입력, b-비트 먹스의 입력과 출력을 나타낸다. 상업적으로 입수 가능한 통상의 멀티플렉서들의 경우 n=1,2,4,8 혹은 16이고, b=1,2 혹은 4이다. n 개의 신호원 중에서 하나를 선택하는 S입력이 있으며 인에이블 입력 EN은 먹스가 “작동하도록 하며, EN=0 일 때는 모든 출력이 0이 된다. 먹스는 다중 신호원에서 데이터를 하나의 목적지로 반드시 연결하여야 하는 응용분야에서 매우 유용한 소자이다.실험 1.(3) 4x1 멀티플레서 Ic인 74HC153을 이용하여 다음 회로를 구성한다.《Multiplexer 실험 사진》《Multiplexer 회로 구성》《74HC153의 Data Sheet구성 및 특성》①회로구성회로는 실험 사진과 같이 구성하였다. 입력 구분을 위하여 Name Tag를 이용하였고, 위에 첨부한74HC153의 Data Sheet 의 형식에 맞추어, Gnd 와 Vcc를 입력하여 주었다.실험 1.(4) 다음 표와 같이 입력을 가한 뒤에 출력 Y를 측정하여 기록하라. 선택입력 값에 따라 멀티플렉싱 기능이 이루어 지는지 확인하라. 또한 (2)의 결곽와 같은지 확인하라.InputOutputES1S0D3D2D1D0Y+5VXXXXXXL(0)000+5+5+50L(0)000000+5H(1)00+5+5+50+5L(0)00+500+50H(1)0+50+50+5+5L(0)0+500+500H(1)0+5+50+5+5+5L(0)0+5+5+5000H(1)《Multiplexer회로 Data 값》②실험 분석4x1 멀티플렉서 IC인 74HC153을 이용하여 다음 회로와 같이 구성하여 출력값을 비교하여 보니, 실험1-(2) 와 같은 값이 나왔다. 그 이유를 생각해보기 위하여 74HC153의 내부회로를 위에 첨부한 후 살펴보도록 했다. 내부회로는 4개의 입력 값과 S0,S1의 선택 입력값을 OR GATE와 AND 게이트로 받도록 되어있었다. 우리가 4개의 IC를 통하여 구성한 첫 번 째 회로와 비록 구성은 달랐지만, 계산해보면 같은 결과값을 갖음을 쉽게 알 수 있었다. 두가지 상황을 통하여 보다 쉽고 정확하게, Mutiplexing에 대해 알 수 있었다.실험 2. 디멀티플렉서(Demultiplexer)실험 1.(1) Enable 을 갖는 1x4 디멀티플렉서를 74HC04를 이용하여 다음 회로와 같이 구성한다. 데이터 입력 D는Enable 입력의 역할도 동시에 함을 주목한다.《디멀티플렉서 회로 구성 》《디멀티플렉서 실험 사진》①회로구성2개의 AND GATE와 1개의 INVERTER를 이용하여 회로를 구성하였다. D단자가 Eable과 함께 입력 값의 역할도함께 하므로, 입력을 따로 해줄 필요 없이, D값을 이용하여 S0, S1에 의해 선택되는 출력 값을 확인 할 수 있다.실험 1.(2) 다음 표와 같이 입력을 가한 뒤에 출력 Y3,Y2,Y1,Y0를 측정하여 기록하라. Select 값에 따라Demultiplexing 이 되는지 확인하라.InputOutputDS1S0Y3Y2Y1Y0+5XXLLLL000LLLH00+5LLHL0+50LHLL0+5+5HLLL《Demultiplexer회로 Data 값》②실험 분석설정한 S0 , S1에 따라 입력 값이 Demultipelxing 되어 출력으로 나타남을 확인 할 수 있었다.◎디멀티플렉서에 대한 개념 이해디멀티플렉서 (이하 디먹스, DEMUX)는 먹스와 반대의 기능을 한다. 즉 한 개의 입력을 여러 개의 출력 중 하나에 연결하는 회로가 된다.회로의 원리는 먹스와 마찬가지로 입력 D를 어떤 AND 게이트로 선택하는가에 따라 4개의 출력 중 하나로 나오게 된다. 주목할 사실은 2진 디코더가 DEMUX의 역할을 동시에 한다는 점이다. 2진 디코더의 nOE 핀을 데이터 입력 D핀으로 사용하면 DEMUX가 된다.디먹스는 먹스 기능의 역이다. 예를 들면, 1-비트 n-출력 디먹스는 하나의 데이터 입력과 디 n=2s 데이터 출력 중의 하나를 선택하기 위한 S개의 입력을 갖는다. 정상적인 동작에서, 선택된 하나를 제외한 모든 출력은 0이다. 선택된 출력은 데이터 입력과 같다.실험2.의 첫 번째 실험에서 쉽게 예측 할 수 있듯이 데이터 입력 D(enable입력 역할도 함)가 Low일 때는 선택입력에 상관없이 AND게이트에 모두 Low값이 입력되기 때문에 모든 출력에 Low값이 출력된다. 반면 D가 High일 때는 선택 입력에 따라 각각 지정된 출력에서 High가 나오고 나머지는 Low가 되는 것을 예측할 수 있다.실험 1.(3) 1x4 디멀티 플렉서 Ic인 74HC139을 이용하여 다음의 회로를 구성한다.《디멀티플렉서 구성》《디멀티플렉서 실험사진》①회로구성첨부한 Data Sheet를 참고하여 하나의 74HC139 IC에 회로를 구성하였다. Gnd와 Vcc 5v를 입력한뒤 값을 측정하였다.《74HC139의 Data Sheet구성 및 특성》(4)다음 표와 같이 입력을 가한 뒤에 출력 Y3, Y2, Y1, Y0를 측정하여 기록하라. Select 값에 따라 Demultiplexing이 되는지 확인하라. (2)의 결과와 차이점을 비교하여 설명하라.Input

공학/기술| 2007.10.06| 10페이지| 2,000원| 조회(2,345)

논리회로 실험, (결과) 멀티플렉서 디, (먹스)(디먹스), Multiplex..

미리보기

닫기
논리회로 실험 (가산기와 감산기) 결과 (사진첨부, PSPICE첨부, Truth TAble , 카노맵 첨부) 평가A좋아요

교육목표정보통신대학 교육목표정보통신대학은 수요지향적 교육을 바탕으로 국제 경쟁력과 전문성 및 실용성을 갖춘 고급 정보통신 엔지니어의 양성을 목표로 하고 있다. 이를 달성하기 위한 세부 교육목표는 다음과 같다.1. 국제적 경쟁력을 갖춘 정보통신인2. 현장 적용 능력이 뛰어난 실용적 정보통신인3. 기반 전문성을 갖춘 발전적 정보통신인4. 윤리의식과 문화적 소양을 갖춘 정보통신인전자공학 프로그램 교육목표1. 공학 기초지식과 전문지식을 활용하여 전자공학의 시스템, 부품, 공정, 방법을 분석하고 설계하는 능력을 기른다.2. 상호 이해와 협력, 일에 대한 분석과 기획을 통하여 복합학제적 문제를 해결하는 능력을 기른다.3. 사회와 문화에 대한 이해 및 외국어 능력을 바탕으로 국제적으로 협조하여 일할 수 있는 엔지니어로 성장시킨다.4. 건전한 윤리의식과 지속적 자기계발 능력을 함양하여 사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 07.9.22과목명: 논리회로 실험교수명: 박성진 교수님조: 10조학 번: 200320474 200320463성 명: 이준범 이영길실험 3 .가산기와 감산기실험 1. 예비보고서에서 구상한 반가산기를 구성하고 그 결과를 확인하라.◎ 반가산기반가산기(half adder)는 이진수의 한자리수를 연산하고, 자리올림수는 자리올림수 출력( carry out)에 의하여 출력한다. AND, OR, NOT의 세가지 종류의 논리회로만으로 구성할 수 있다.- 반가산기는 하위 자리에서의 캐리가 없지만, 전가산기는 하위자리에서 캐리를 받아서 셈한다.- 반가산기는 2진수를 더할 때 최하위 자리의 덧셈을 할 때 사용하고, 그 이후부터는 전가 산기를 사용한다.- 반가산기는 2개의 입력과 2개의 출력을 필요로 한다.①회로구성XOR GATE(7486)와 AND GATE(7408) IC를 이용하여 반가산기를 구성하였다. Date Sheet를 참고하여, IC를 구성하였고 GND와 Vcc=5V 를 설정하여 주었다.InputOutputXYCS0086mV84mV0183.6mV4.85V1086.4mV4.98V114.87V83mV《PSPICE로 구현한 반가산기》《반가산기 실험 사진》《반가산기의 Truth Table & 측정값》《반가산기의 카르노 맵》반가산기의 Truth Table값과 출력 값이 정확하게 일치 하였다. 반가산기를 통하여 C (자리올림)과 S(두2진수의 합)을 표현해 줄 수 있었다. 실험.1 을 통하여 반가산기의 특징을 알아 볼수 있었다.(2) 반가산기를 이용하여 전가산기를 구성하고 그 결과를 확인하라.◎ 전가산기전가산기 (full adder)는 이진수의 한자리수을 연산하고, 하위의 자리올림수 입력을 포함하여 출력한다. 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해 진다. 하나의 전가산기는 두개의 반가산기와 하나의 OR로 구성된다. 입력이 3개 존재해서 (입력 A, 입력 B, 자리올림수 입력) 모두 대등하게 동작한다. 하지만 회로상 에서 3개 입력이 대칭되어 있다고 할 수 없다.①회로구성XOR GATE , AND GATE, OR GATE를 이용하여 전가산기를 구성하였다. 구성을 자세히 살펴보면 2개의 반가산기를 OR GATE로 합쳐주고 있는 형태와 유사하다. Data Sheet를 참고하여 구성하였고Vcc=5v , Gnd도 설정해 주었다.《PSPICE로 구현한 전가산기》《전가산기 실험 사진》InputOutputXYZCS00031mV30mV00133mV4.98V01032mV4.94V0114.87V28mV10029mV4.78V1014.98V31mV1104.94V28mV1114.87V4.97V《전가산기 Truth table & 측정값》반가산기와 마찬가지로 전가산기에서도 C는 자리올림을 뜻하며 S는 이진수의 합을 뜻한다. 색을 이용하여 Truth Table을 작성하였고, 예비실험에서 예상한 결과와 동일한 결과가 나오는 것을 확인 할 수 있었다. 2개의 반가산기를 통하여 전가산기를 설계하였고, 전가산기의 계산과정과 특징을 이해할 수 있었다.《예비보고서에서 작성한 4bit parallel adder》(3) 2-bit serial adder와 2-bit parallel adder를 구성한 뒤 각각의 입력에 대한 출력을 측정하고 결과 값을 확인하라.《2-bit paralle adder실험 사진》◎Parallel adder의 특징■ 여러 개의 자릿수로 구성된 2 진수를 더하는 경우 2개의 같은 자릿수끼리 동시에 더하고 여기서 생기는 자리 올림수를 다음 단 전가산기에 연결하는 방식이다. 이때 아랫단의 Carry가 발생하면 윗단의 입력으로 Carry가 들어가게 됨■ N 비트 2 진수의 덧셈을 하는 2진 병렬 가산기는 1개의 반가산기와 N-1개의 전가산기가 필요함.■ 단순하게 N개 전가산기의 연결로 간편하지만, 아랫단의 계산이 완료되어야만 윗단의 계산을수행할 수 있으므로 동작시간이 비교적 걸린다는 단점이 있음■ 계산 시간이 빠르나 더하는 비트 수만큼 전가산기가 필요하므로 회로가 복잡하게 구성됨■ 이 단점을 보완하기 위해 look-ahead Carry 가산기가 있음.①회로구성예비보고서에서 작성한 4=Bit parallel adder를 바탕으로 AND GATE, XOR GATE, OR GATE를 사용하여 2-Bit paralle adder를 구성하여 보았다. Vcc=5V 로 설정 Gnd또한 설정하여 주었다.입 력출 력X0Y0X1Y1S0S1C000018mV13mV14mV00014.97V14mV15mV00104.98V13mV13mV001114mV4.91V14mV010013mV4.97V13mV01014.89V4.98V13mV01104.97V4.97V13mV011113mV14mV4.91V100014mV4.98V14mV10014.91V4.91V13mV10104.92V4.97V13mV101115mV13mV4.91V110015mV14mV4.93V11014.91V13mV4.92V11104.98V14mV4.91V111113mV4.91V4.92V《2bit parallel adder Truth table & 측정값》우선 입력이 많아서 회로 설계가 복잡하였지만, 간단하게 구성할 수 있었다. 측정할 값이 많아서 시간이 오래결렸으나, 예비보고서에서 작성한 표와 일치하는 결과가 나와서 만족스러웠다. 구성을 살펴보면, 아랫단의 합과 윗단의 합으로 구성되어 있는데, 아랫단의 자리올림을 윗단에 입력하는 방식으로 합을 나타내고 있다. 하나의 숫자를 예를 들어보면 보다 쉽게 이해 할 수 있다. 수많은 입력을 통하여 2-Bit parallel adder의 특징을 이해할 수 있었다.(4) 7486 .7400을 이용하여 반감산기를 구성하라.◎ 반감산기《예비보고서에서 구성한 반감산기》반감산기(HS : half subtracter)는 한 자리인 2진수를 뺄셈하여 차(difference)와 빌림 수(borrow)를 구하는 회로이다. 한 자리의 2진수를 뺄셈하는 형태를 네 가지 조합이 발생한다.《반감산기 실험 사진》①회로구성inverter하나를 추가하여 XOR GATE, AND GATE를 이용하여 반감산기 회로를 구성하였다.회로구성은 간단하게 하였고, Vcc=5V와 Gnd를 설정해 주었다.InputOutputxyBD0033mV32mV014.97V4.98V1033mV4.97V1131mV33mV《반감산기 TRUTH TABLE & 측정값 & 카르노맵》결과값은 예비보고서에서 조사한 이론값과 일치하였다. 간단히 분석해보면, 출력 부분에서 B는 X와 Y의 크기에 따라서 0또는 1이 된다는 것을 알 수 있었다. 반감산기를 통하여 감산의 과정을 쉽게 이해할 수 있었다.(5) 예비보보서 문제 5에서 구한 전감산기를 구성하여 동작 결과를 확인하라.◎ 전감산기전감산기(FS : full subtracter)는 두 자리 이상의 2진수를 계산할 수 있는 회로이다.《예비보고서에서 구성한 전감산기》? 피감수 A, 감수는 B, 아랫자리에서의 빌림수를 C, 출력은 차 D, 현재 자리에서 발생한 빌림을 Bn이라 할 때의 진리표.《전감산기 실험 사진》①회로구성INVERTER GATE, XOR GATE, OR GATE, AND GATE를 이용하여 전감산기 회로를 구성하였다. Vcc = 5V로 Gnd또한 설정하여 주었다.InputOutputXYZBD00022mV24mV0014.91V4.94V0104.91V4.97V0114.97V22mV10023mV4.93V10122mV22mV11022mV24mV1114.92V4.92V《전감산기 Truth Table & 측정값》*************11*************10011110《Borrow에 대한 카르노맵》

공학/기술| 2007.09.22| 9페이지| 3,000원| 조회(1,681)

가산기, pspice, 감산기, 논리회로 실험, 진리표

미리보기

닫기