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  • [VHDL] VHDL 시계 완벽 소스
    [VHDL] VHDL 시계 완벽 소스 평가B괜찮아요
    library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity segment is port ( seg_out : out std_logic_vector( 0 downto 6); bcd_in : in integer range 0 to 9); end segment;architecture seg of segment isbegin process(bcd_in) begin case bcd_in is when 0 => seg_out <= "1111110"; when 1 => seg_out <= "0110000"; when 2 => seg_out <= "1101101"; when 3 => seg_out <= "1111001"; when 4 => seg_out <= "0110011"; when 5 => seg_out <= "1011011"; when 6 => seg_out <= "0011111"; when 7 => seg_out <= "1110000"; when 8 => seg_out <= "1111111"; ....
    프로그램소스| 2003.05.13| 15페이지| 1,500원| 조회(4,280)
    태그 소스, 디지탈, 시계
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