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Synchronus Counter

기초전자공학 실험21. TitleSynchronus Counter2. Name3. Abstract실험1)1.JK Flip-Flop을 사용한 Synchronous MOD 10 counter를 제작하라.2.FPGA 보드를 사용하여 회로도를 작성하고 보드상에서의 동작을 확인하라.실험2)1.T Flip-Flop을 사용하여 Synchronous MOD 12 Counter를 설계하라.2. FPGA 보드를 사용하여 회로도를 작성하고 보드상에서의 동작을 확인하라.실험3)1.74LS161 을 사용하여 Synchronous MOD 5 Counter를 설계하라.2. FPGA 보드를 사용하여 회로도를 작성하고 보드상에서의 동작을 확인하라.4. Background순차회로는 동기식 순차회로와 비동기식 순차회로로 구분할 수 있다. 동기식 순차회로는 회로 구성에 사용된 모든 플립플롭들이 하나의 공통 클럭을 동시에 공급받도록 구성된 회로를 말한다. 이에 반해 비동기식 순차회로는 플립플롭들이 서로 다른 클럭을 사용하는 형태로 구성된 회로를 말한다. 동기식 순차회로와 비동기식 순차회로의 예를 들기 위해 그림 1에 동기식 카운터라고 불리는 회로와 비동기식 카운터라고 불리는 회로를 나타내었다. 그림 1(a)의 동기식 카운터 회로를 보면 사용된 모든 플립플롭들의 클럭단자가 하나의 공통클럭입력 CLK에 연결되어 있음을 볼 수 있다. 따라서 동기식 회로에서는 모든 플립플롭들이 동일한 시간에 자신의 상태를 변화시킨다. 반면 그림 1(b)의 비동기식 카운터 회로를 보면 첫번째(맨우측) 플립플롭의 클럭단자는 CLK 입력에 연결되어 있고, 두번째 이후 플립플롭들의 클럭단자는 자신의 오른쪽에 있는 플립플롭의 반전출력단자에 연결되어 있어서 각 플립플롭들의 상태변화가 동시에 일어나지 않고 자신의 오른쪽에 있는 플립플롭의 상태변화가 일어난 후에야 자신의 상태변화가 일어남을 알 수 있다. 이와 같이 비동기식 회로는 플립플롭들이 서로 다른 2개 이상의 신호에 의해 클럭단자가 구동되는 회로를 말한다.(a) 동기식 카운터(플롭으로 구성되며, 2n개의 상태를 가지는 카운터를 말한다. 예를 들어 3비트 이진 카운터는 3개의 플립플롭으로 구성되고, 23=8가지 상태(000, 001, 010, ... , 111)를 가진다. 만일 이 카운터의 상태값이 그림 3(a)에 나타낸 것과 같이 증가하는 순서로 변화된다면 증가형 카운터라고 말하고, 그림 3(b)에 나타낸 것과 같이 감소하는 순서로 변화된다면 감소형 카운터라고 말한다. 경우에 따라서는 카운터가 증가기능과 감소기능을 모두 가지고 있을 수도 있으며 이와 같은 카운터는 증감형 카운터라고 한다.3비트 이진 카운터는 8개의 상태를 가지므로 modulo-8 카운터라고 말할 수 있다. 또한 3비트 이진 증가형 카운터는 클럭펄스가 하나씩 인가될 때마다 상태값이 10진수로 볼 때 0, 1, 2, ... , 7과 같이 차례로 변화되므로 0부터 7까지 세는 카운터라고 말하기도 한다.☞ 넓은 의미의 카운터참고로 카운터의 상태값이 반드시 그림 3과 같이 1씩 증가하거나 1씩 감소하는 방향으로만 변해야 하는 것은 아니며, 또 반드시 0부터 세기 시작해야만 하는 것은 아니다. 넓은 의미로 카운터를 말할 때는 정해진 갯수의 상태값을 순환하도록 구성만 되면 카운터로 취급한다.그림 3. 3비트 이진 카운터 상태도카운터 회로를 직접 설계해보면 클럭펄스가 인가될 때마다 0부터 5까지 차례로 세는 modulo-6 카운터를 설계한다고 가정하자. 설계하고자 하는 카운터 회로의 경우, 단지 클럭만 입력되면 0부터 5까지 차례로 세는 카운터임으로 별도의 입력변수는 필요 없다. 회로가 기억해야 하는 상태는 0부터 5까지 총 6개임으로 최소 3개의 상태변수가 필요하다. 3개의 상태변수를 S2, S1, S0으로 표현하기로 하고, 플립플롭은 JK 타입을 사용하기로 하자. 카운터 회로의 출력변수는 상태변수 S2S1S0의 값이 그대로 출력되면 되기 때문에 별도로 정할 필요 없다. 이제 상태도를 그려보자. 그림 4(a)에 설계하려는 modulo-6 카운터에 대한 상태천이도를 나타내었다. 그 이유는 상태천이도를 보면 알 수 있듯이 상태값이 000, 001, 010, 011, 101 값만을 차례로 순환하도록 되어 있으며 따라서 회로가 정상적으로 동작한다면 상태값이 110이나 111이 되는 경우는 없을 것이기 때문이다.여기표로부터 플립플롭 입력에 대한 논리식을 구하는 과정은 그림 4(c)에 나타내었으며, 이 논리식을 이용해 설계한 회로도는 그림 4(d)에 나타내었다.현재상태다음상태플립플롭 입력S2S1S0S2S1S0J2K2J1K1J0K00000010x0x1x0010100x1xx10100110xx01x0111001xx1x1100101x00x1x101000x10xx1110xxxxxxxxx111xxxxxxxxx(a) 상태도 (b) 여기표(c) 논리식(d) 회로도그림 4. modulo-6 카운터다음에는 3비트 이진 증감형 카운터를 설계해 보자. 증감형 카운터의 경우에는 카운터 상태값이 증가하는 방향으로 변해야 하는지 또는 감소하는 방향으로 변해야 하는지를 결정해 주는 입력선이 하나 필요하다. 따라서 입력변수를 I라 하고, I=0일 경우 감소형 카운터로 동작하고 I=1일 경우 증가형 카운터로 동작하도록 회로를 설계하자. 상태변수는 S2, S1, S0이라 하고, 사용할 플립플롭의 종류로는 T 플립플롭을 선택한다면 결과는 그림 5와 같다.그림 9-5. 3비트 이진 증감형 카운터5. Simulation실험1)1-1. 회로도1-2. 시물레이션실험2)2-1. 회로도2-2. 시물레이션실험3)3-1. 회로도(3조 : Synchronous MOD 5Counter 설계합니다.)3-2. 시물레이션6.Experimental Results1. 실험1A. DataB. DiscussionJK Flip-Flop을 사용한 Synchronous MOD 10 counter 로서 숫자가 ‘0’부터 시작하여 ‘9’까지 반복하여 계속 카운터 하는것을 7-Segement로 확인 할 수 있었다.아래는 시물레이션 으로 시물레이션 상에서도 ‘0’부터 시작하여 ‘9’까지 숫자가 반복된다.2. 실험2A.on이번 실험은 74LS161 을 사용한 Synchronous MOD 5 Counter이다.플립플롭을 이용해 카운터를 만드는것보다 카운터소자를 이용해 만드는것이 회로가 더욱 간단하였다. 숫자가 ‘0’부터 시작하여 ‘4’까지 계속 반복되는것을 확인하였다. 아래는 시물레이션으로 실험결과와 일치 함을 확인할수 있었다.7. Analysis실험1 : Synchronous MOD 10 CounterState DigramState Diagram으로부터 State table 도출카운터 회로를 만들기위해 위와 같이 먼저 State Digram 을 그리고 State Diagram로부터 State table을 만든다. 그 다음 아래와 같이 k-map을 그린다.Q1Q0Q3Q*************0001001011XXXX10XXXXJ3 = Q2(t)Q1(t)Q0(t)Q1Q0Q3Q*************1001XXXX11XXXX100000J2 = Q3(t)Q1(t)Q0(t)Q1Q0Q3Q*************XX0101XX1100XX1000XXJ1 = Q3(t)Q0(t)Q1Q0Q3Q200011110001XX1011XX1110XX0101XX0J0= Q3(t) + Q2(t)Q1(t)Q1Q0Q3Q20001111000XXXX01XXXX111111100111K3=Q2(t)+Q1(t)+Q0(t)Q1Q0Q3Q20001111000XXXX*************0XXXXK2=Q3(t)+Q1(t)Q0(t)Q1Q0Q3Q20001111000XX1001XX1011XX1110XX11K1 = Q3(t)+Q0(t)Q1Q0Q3Q20001111000X11X01X11X11X11X10X11XK0 = 1K-MAP으로 입력식을 위와 같이 유도하고 아래회로를 그릴수있다.위 회로에서 모든 플립플롭들의 클럭단자가 하나의 공통클럭입력 CLK에 연결되어 있음을 볼 수 있다. 따라서 모든 플립플롭들이 동일한 시간에 자신의 상태를 변화시킴을 알수 있고 이를 동기식 이라 부른다. 그리고 State digram을 보면 숫자가 하나씩 ‘0까지 반복하는 카운터를 만들어야 한다.State Digram 으로 State Table을 만들고 입력식을 만들기 위해 아래 k-map을 그렸다.Q1Q0Q3Q**************************1100010Q1Q0Q3Q**************************1100000T3=Q3Q2+Q2Q1Q0+Q3Q1Q0 T2=Q3Q2+Q3Q1Q0+Q2Q1Q0Q1Q0Q3Q**************************1100110Q1Q0Q3Q**************************0101111T1=Q3Q0+Q2Q0+Q3Q2Q1 T0=Q3+Q0+Q2T3=Q3Q2+Q2Q1Q0+Q3Q1Q0T2=Q3Q2+Q3Q1Q0+Q2Q1Q0T1=Q3Q0+Q2Q0+Q3Q2Q1T0=Q3+Q0+Q2의 4개의 식을 구할수 있다. 그리고 식을 보면 중복되는 식이 있으므로 A1,A2A3,A4를 이용하여 다음과 같이 정리 할수 있다.A1=Q1Q0A2=Q2A1A3=Q3A1A4=Q3Q2T3=A2+A3+A4T2=Q3A1+A2+A4T1=Q3Q0+Q2Q0+A3T0=Q3+Q0+Q2위의 식을 가지고 Synchronous MOD 12 Counter인 아래회로를 그릴수있다.실험 1과 같이 회로에서 모든 플립플롭들의 클럭단자가 하나의 공통클럭입력 CLK에 연결되어 있으므로 동기식이고 State digram을 보면 숫자가 ‘0’부터 시작하여 ‘11’까지 반복 되는 증가형 카운터 임을 알수 있다.실험3 : 74LS161을 사용한 Synchronous MOD 5 Counter74LS161은 BCD 십진 카운터로서 ‘0’부터 ‘15’까지 숫자를 카운터 하는 소자이다.따라서 실험1,2와 다르게 카운트를 위해 플립플롭을 사용할 필요가 없고, 간단하게회로를 설계 할 수 있는 장점이 있다.우리조는 Synchronous MOD 5 Counter를 설계함으로 ‘0’부터 ‘4’까지 반복적으로카운터를 해야한다.위의 회로는 Synchronous MOD 5 Counter를 설계한 것으로 LDN은 ‘0’값이 들어갈 경우 처음

공학/기술| 2009.05.28| 22페이지| 2,500원| 조회(523)

카운터, 동기식 카운터, Synchronus Counter, 카운터 결과

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8051 interrupt timer

실험1)void TM0_init()/*타이머 이니셜 함수 */{TMOD = 0x01; // Timer0 모드 1 16비트TR0 = 1; // Timer0 RunET0 = 1; // Timer0 Interrupt Enable}이번 실험은 Timer를 이용한 시계구현이다. 이 실험에서는 타이머 0의 모드0을 사용하기 위하여 TMOD = 0x01;을 입력하였다.unsigned int count = 0;TM0_INTR() interrupt 1 {count++;if( count == 14 ){count = 0;if(t==0) cnt_segdata();}}이 부분에서는 타이머 인터럽트가 발생할 때 count라는 변수를 1씩 증가시키며 14가 되었을때 세그먼트 숫자를 1 증가시킨다. 시계를 나타내기위한 1/14분주이다. 실험2)이번실험은 Timer 인터럽트를 이용한 스톱워치를 만드는 실험이다.이실험의 관건은외부 인터럽트 버튼 (INT1)를 누르면 정지/시작을, HEX 파일을 전송한 직후에는 00:00으로 멈춰 있다가 버튼을 누르면 시간이 가도록 하는것이다.소스를 보면void TM0_init()/*타이머 이니셜 함수 */{TMOD=0x00; // Timer0 8bit TR0 = 0; ET0 = 1; // Timer0 Interrupt EnableTH0 = 0x00; TL0= 0x00; TR0 = 1; // Timer0 Run}이 부분은 타이머 인터럽트의 이니셜 함수이다. TMOD는 레지스터 값중 타이머/카운터 모드0의 동작을 보이고 있다. 모드0은 가각 TL0의하위 5비트와 TH0의 8비트가 연결되어 13비트 타이머/카운터로 동작한다. TH0의 값이 0이고 TL0의 값이 0이므로 이다. 0부터 8292까지 카운터 하고 타이머 인터럽트가 발생하여 세그먼트 숫자가 하나씩 증가하게 된다.참고로 사용하는 8051보드는 1머신 사이클이 0.1us이므로 sec가 되어 가장오른쪽에 있는 세그먼트는 약 0.01초로 카운터 되게 된다. 이걸 이용해 스탑워치를 만들었다.

공학/기술| 2009.05.28| 12페이지| 2,000원| 조회(1,108)

타이머, 8051, 인터럽트, 회로도, 8051 interrupt timer, 8..

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가산기 및 감산기

기초전자공학 실험21. Title1. 가산기 및 감산기2. Name3. Abstract실험1)1. 반덧셈기 불 함수식의 회로를 설계하고 동작을 검증한다.2. FPGA보드를 사용하여 회로도를 작성하고 보드상에서의 동작을 확인한다.실험2)1. 2진 리플캐리 덧셈기를 설계하고 제작하여 동작을 검증한다.2. FPGA 보드를 사용하여 회로도를 작성하고 보드상에서의 동작을 확인한다.실험3)1. 4 Digit Adder 중 2 Digit Adder 회로를 설계하고 제작하여 동작을 검증한다.A ? (A + B) = A2. FPGA 보드를 사용하여 회로도를 작성하고 보드상에서의 동작을 확인한다.실험4)1. 2 Digit Adder-Subtractor 회로를 설계하고 제작하여 동작을 검증하라2. FPGA 보드를 사용하여 회로도를 작성하고 보드상에서의 동작을 확인한다.4. Background1) 반가산기 회로이진법으로 한 자리수인 두 개의 수 A와 B를 더하면 아래와 같이 네가지 경우가 생긴다.AB답CS0*************0101111010표 1. 두 이진수의 덧셈위 표에서 보듯이 덧셈의 결과는 21 자리수와 20 자리수로 표시되게 되는데, 21자리수를 C(carry)로 나타내고 20 자리수는 S(sum)로 나타내었다. C가 A와 B의AND연산에 해당함을 알 수 있으며, S는 Exclusive OR (XOR) 연산이라고 한다.XOR 연산은 기본연산인 AND, OR, NOT의 복합연산으로 표현할 수 있는데, 그중 하나가(1)이다. 식 (1)이 표 1과 같은 XOR임은 표 2와 같이 진리표를 이용하거나 부울 대수를 사용하여 쉽게 증명할 수 있다.ABA+B00**************************표 2. 식 (1)의 진리표따라서 아래 그림 1과 같은 회로를 만들면 표 1에 나타난 이진법 덧셈을 수행할수 있는데 이를 반가산기 회로라 부른다.그림 반가산기 회로2) 전가산기 회로가산기에 입력되는 두 개의 변수가 2비트 이상일 경우에는 아래 자리에서 발생되는 올림수 까지 고려해표표 4 에서 차가 "1"인 경우를 보면 A,B 두 입력이 0과 1일 때만 1이 출력되어 반가산기의 경우와 같다.그리고 빌림수(borrow)b는 A,B두 입력이 0,1일 경우에만 1이 출력된다. 여기에서 D와b의 민텀(minterm)을 찾아 논리식으로 표시하면 다음과같다.4) 전감산기 회로감가산기에 입력되는 변수가 2비트 이상일 경우에는 아래 자리로 빌려준 빌림수까지 고려해야하기 때문에 반가삼기만으로는 곤란하다. 이와 같이 빌림수까지 고려한다면 3변수 감산이 이루어져야 하는데 이러한 과정을 전감산기(full subtractor)라고 한다. 전감산기의 감산과정을 아래에 보여 보았다.빌림수 : 0001피감수 : 14 1110감 수 : - 5 - 0101 -차 : １１１００１(a) (b) (c)A0와 B0 감산에서 빌림수가 b1이고, b4는 A3와B3가산에서 요구되는 빌림수이다.그림 3 전감산기4) 2진 덧셈기 뺄셈기2의 보수나 1의 보수를 사용하여 뺄셈 연산을 없애고 덧셈기만을 필요로 한다.뺄셈을 수행할 때 감수N을 보수로 취하고 덧셈을 수행할 때는 N을 보수로 취하지않는다. 이러한 연산은 덧셈기-뺄셈기를 이루도록 상호 연결된 덧셈기와 선택적 보수기를 통해 이루어진다. 현대의 시스템에서는 2의 보수가 가장 일반적으로 사용되기 때문에 이를 사용해왔다. 2의 보수는 1의 보수를 취하고 최하위 비트에 1을 더하여 얻어 질 수 있다. 1의 보수와 사용되지 않는 덧셈기의 입력을 사용하여 2의보수가 쉽게 구해진다. 2의 보수 뺄셈에서 덧셈 후의 수정 단계로 마지막 캐리가일어나지 않으면 결과의 보수를 취하고 음수 부호를 붙인다. 수정 연산은 M = 0으로 하여 덧셈기-뺄셈기를 두 번 TM거나 선택적 보수기를 통해 이루어진다.A-B 뺄셈을 위한 회로는 그림 2에서 처럼 B 단자와 상응하는 전덧셈기 입력 사이에 위치하는 인버터를 갖는 병렬 덧셈기로 구성된다. 입력 캐리C0은 1과 같아야 한다. 수행되는 연산은 A에 B의 1의 보수를 더하고 그 결과에 1을 더한다. 이것은 A에 UM1Carry100*************00*************11**************************01***************************************1*************0*************1*************0*******************************************************************************************11*************11111111B. DiscussionCarry0 이 ‘0’일때와 ‘1’ 일때로 나누었으며 시물레이션 값과 일치하였다.4. 실험4A. Datasel=0SUM0SUM1Carry1sel=1SUM0SUM1Carry100*************00*************01**************************01***************************************1*************0*************1*************1**************************110*************1*************1**************************1**************************1100-Select가 0일때-Select가 1일때B. Discussionslecet(+와-를 구분하는 INPUT)을 두었고 시물레이션 값과 일치하였다.7. Analysis실험에서 사용된 소자의 종류는 74LS86(XOR), 74LS08(AND) 74LS32(OR)이다.첫 번째 실험은 HA(Half Adder, 반가산기)회로를 제작하여 동작을 검증하는실험으로 74LS32소자 한개와 74LS86소자 한개를 사용하여 회로를 제작하였다.INPUT으로 두개의 값을 입력받아 OUTPUT으로 두개의 값 SUM과 Carry를 출력한다.두 번째 실험은 FA(Full Adder, 전가산기)회로를 제작하여 동작을 검증하는 실험으로 74LS86소자 한개와 74LS08소자 한개 그리를 수행한다.그러므로 이 회로는 선택으로 연산을 수행 한다고 할수 있다. 원래 실험 순서대로했더라면 3번 실험회로에 74LS86소자 한개를 첨가하는것 만으로 제작할수 있는회로 였으나, 시행착오로 인해 복잡하게 제작하게 되었다.8. Conclusion이번 실험은 가산기 및 감산기에 대한 회로를 설계하고 검증해보는 실험이었다.첫 번째 실험은 반가산기 불 함수식의 회로를 설계하고 동작을 검증실험 이었다.이 회로는 HA회로를 검증하는 실험으로 회로에서 1비트 입력A, 입력B 값을입력받아 carry와 sum의 값이 제대로 나오는지 직접 회로를 만들어 멀티미터로값을 측정하였는데 약간의 오차가 나왔지만 이론값에 부합하는 만족스러운 결과를얻을수 있었다.두 번째 실험은 전가산기를 설계하고 제작하여 동작을 검증하는 실험이었다. 두 번째 실험은 실험하기전에 미팅에서 교수님께서 설명해 주셨던 FA회로를 가지고 실험을 하는 것으로 첫 번째 실험에서의 HA회로 두개를 연결하여 확장한 구조로서 1비트 입력A와 입력B를 입력받아 하위자리 올림수 carry 와 가산하여sum과 carry를 출력하는 회로이다. 첫 번째 실험에서 썼던 HA회로를 약간만 확장하여 실험을 하였고 id_Carry의 INPUT값은 올림수가 있을 경우와 없을 경우를 생각하여 ‘0’ 과 ‘1’을 반복하여 넣어주었다. 이 실험값도 이론값과 부합하는 만족스러운 결과를 나타냈다. 세 번째 실험은 FA회로를 이용하여 4 Digit Adder 회로, 즉4자릿수 가산기를 만드는 실험이었다. 말그대로 FA회로 두개를 이어 4자릿수를 가산하는 회로였다. 이회로는 FA회로에서 빌림수까지 가산하여 결과값을 출력하게 하는 회로였다.세 번째 실험은 두 개의 전가산기를 합한 회로로 A0와 B0는 일의 자리숫자를 나타내고 A1과 B1은 십의 자리수를 나타냄으로서 일의 자리숫자에 더해지는 id_Carry는 발생하지 않는다 생각하여 ‘0’의 값을 주었고 A0와 B0의 합으로 발생한 Carry0은 십의 자리숫자 A1,B1의 합에 더하여졌다. 결과값 역험1 VCC = 5.0VSUMCarry000.100.10014.360.12104.360.12110.114.362) 실험2 VCC = 5.0VSUMCarry0000.090.070014.240.070104.360.070110.104.381004.350.071010.104.381100.094.381114.244.383) 실험3 VCC = 5.0V※Carry0이 0일때는 입력값 맨앞 숫자가 0으로 표시.Carry0이 1일때는 입력값 맨앞 숫자가 1로 표시.Carry0=0SUM0SUM1Carry1Carry0=1SUM0SUM1Carry1000000.090.090.09100000.064.650.07000010.090.094.64100010.094.544.54000100.084.640.09100100.090.074.53000110.094.644.64100114.650.060.06001000.080.074.65101000.074.534.53001014.640.090.09101014.684.650.08001100.084.384.38101104.540.070.07001114.784.780.03101114.670.074.67010000.054.720.05110000.050.054.88010010.064.634.63110014.660.060.06010100.050.054.79110100.074.674.70010114.820.060.06110114.654.780.08011000.074.734.73111004.750.040.07011014.764.770.08111014.770.094.63011104.810.090.09111104.654.650.09011114.790.054.79111114.764.684.794) 실험4 VCC = 5.0V※select가 0일때는 입력값 맨 앞숫자가 0으로 표시.select가 1일때는 입력값 맨 앞숫자가 1로 표시.sel=0SUM0SUM1Carry1sel=1SUM0SUM1Carry1000000.060.070.06100004.670.060.06000010.0230

공학/기술| 2009.05.28| 18페이지| 2,000원| 조회(400)

가산기, adder, 감산기, 가산기 및 감산기

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시프트 레지스터

1. 실 험 제 목시프트 레지스터2. 조 원3. 목 적시프트 레지스터의 회로를 구현함으로써 그 특성에 대해 알아 보도록 한다.4. 이 론1) 레지스터란?레지스터는 2진 정보를 저장하고, 그 내용을 마이크로 프로세서에 전달하고, CRT에 넘겨 주기도하며, 연산에 필요한 기능을 수행하기도 하는 중요한 디지털 시스템의 요소이다.2) 레지스터의 형태4비트의 2진수를 레지스터에 저장하려면 플립플롭이 4개 필요하다. 2진수를 레지스터에 직렬로 입출력할 수 있게 플립플롭을 연결한 것을 시프트 레지스터 (shift register)라고 한다. 한 번에 여러 비트를 입출력할 수 있는 레지스터는 병렬로 데이터가 이동한다고 한다.그림 9-1은 직렬입력-직렬출력, 직렬입력-병렬출력, 병렬입력-직렬출력, 병렬입력-병렬출력의 4가지 종류의 데이터 입출력 방식을 보인 것이다.(a) 직렬입력 / 직렬출력 (b) 직렬입력-병렬출력(c) 병렬입력-직렬출력 (d) 병렬입력-병렬출력그림 9-1 시프트 레지스터의 형3) 직렬입력 - 직렬출력그림 9-2는 74LS91시프트 레지스터의 핀 배치와 논리도 이다. 8개의 RS플립플롭이 직렬로 연결되어 데이터를 직렬로 입력하고 출력할 수 있는 TTL MSI칩이다.각 플립플롭의 클럭 입력은 NT에서 동작하도록 버블이 붙어 있으나, 실제는 클럭이 인버터를 거치므로 데이터는 클럭의 PT에서 이동한다. 입력 A, B중 하나는 데이터 입력이고, 다른 하나는 제어신호(Enable)로 동작한다. Enable = 1일 때 Data = 1이면 S=1 R=0 이고, Data = 0 이면 S=0 R=1이다. Enable = 0일 때는 Data에 관계없이 S=0 R=1이다. A=B로 공통으로 연결하면 클럭의 PT에서 Data가 계속 오른쪽으로 1자리씩 이동(shift) 한다.(a) 핀 배치도(b) 논리도그림 9-2 54/74LS91 8비트 시프트 레지스터그림 9-3 4비트 직렬입력 시프트 레지스터그림 9-4그림 9-3과 같은 4비트 시프트레지스터에 QRST = 1010이 저장되어 있고 직렬입력이 0이라면 매 클럭의 NT에서 그림 9-4와 같이 QRST는 1010 → 0101 → 0010 → 0001 → 0000 으로 바뀐다.4) 직렬입력 - 병렬출력(a) 핀 배치도(b) 논리도74LS164는 직렬로 데이터를 입력하고 병렬로 출력한다. 이 회로는 8개의 플립플롭을 동시에 0으로 리셋 시킬 수 있는 비동기 클리어(clear)입력이 있다. 또한 8개의 플립플롭의 출력 Q를 동시에 낼 수 있다. 나머지는 앞 절의 74LS91과 같다.5) 병렬입력 - 직렬출력(a) 핀 배치도(b) 동작(c) 논리도그림 9-6 54/74LS166그림 9-7 공통제어회로그림 9-7은 그림 9-6 74LS166의 공통제어 부분을 그대로 옮긴 것이다. 그림에서 X1은 직렬 입력이고 이 값이 AND(1)의 출력 으로 나가려면 control ()는 1이라야 한다. 병렬 데이터 가 AND(2)출력 로 나가려면 control은 0이라야 한다.한편 이 출력될 때는 는 0이고 가 출력될 때는 이 0이다. 이 값들이 NOR 게이트에 입력되어 NOR의 출력은 입력 값의 보수를 취하고, 플립플롭에는 가 입력된다. 따라서 control = 0일 때는 오른쪽시프트(shift right)로, control = 1일 때는 병렬로드로 작용한다.6) 병렬입력 - 병렬출력그림 9-8 54/74174그림 9-8은 74147 Hexa D FF을 이용한 제일 간단한 병렬입력-병역출력 회로이다.여기서는 clear입력으로 0이 들어오면 6개 FF의 출력이 모두 0으로 된다.(a) 핀 배치도(b) 동작(c) 논리도그림 9-9은 4비트 시프트 레지스터 74LS95이다. Mode control = 0일 때는 right shift를 제어하는 clock 1이 4개 FF에 인가되며, Serial input, 가 AND쌍의 왼쪽(홀수번)을 통과하여 SR FF에 입력된다. 따라서 첫 번 클럭 의 NT에서 플립플롭의 출력은 한 비트씩 오른쪽으로 이동한다. Mode control = 1일 때는 left shift(짝수번)를 제어하는 clock 2가 4개 FF에 인가되며, 병렬입력 A, B, C, D가 AND쌍의 오른쪽을 통과하여 병렬 로드가 된다.

공학/기술| 2009.05.28| 7페이지| 1,000원| 조회(1,373)

레지스터, 시프트, 시프트레지스터

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VHDL 4_1 MUX 설계 ,4가징 방식.

『REPORT』응용논리회로과 목 명 : 응용논리회로담당교수 :소 속 : 전자공학부학 년 :학 번 :이 름 :1. writerNOID NumberdesignerdesignphonemailMUX4_12. source code1) Mux4_1_if--/*************************************************************/-- MODULE: Mux4_1_if---- FILE NAME: Mux4_1_if.vhd-- VERSION: 1.0-- DATA: October 24, 2007-- AUTHOR: Doyoung Kim------ CODE: behave level---- DESCRIPTION: 4 by 1 Mux using if--**************************************************************/--pakage bodylibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;--entityentity Mux4_1_if is--portport (In0 : in std_logic; -- inputIn1 : in std_logic; -- inputIn2 : in std_logic; -- inputIn3 : in std_logic; -- inputSel : in std_logic_vector(1 downto 0); -- inputY : out std_logic); -- outputend Mux4_1_if;--architecturearchitecture bhv of Mux4_1_if isbeginprocess(In0,In1,In2,In3,Sel)beginif (Sel = "00")then --Sel 이 “00”일때Y Y);In0 Sel,Y => Y);In0 Sel,Y => Y);In0 Sel,Y => Y);In0

프로그램소스| 2007.12.02| 18페이지| 1,000원| 조회(614)

VHDL, mux

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