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논리회로실험 counter resister

실험 1. 2단 2진 카운터※ 결과 분석(J=K=1일때, CL=0이면 Q는 그대로 CL=1이면 Q는 반전)J-K플립플롭의 동작에 의해 A와 A', B와 B'의 파형을 출력할 수 있다. 펄스가 하나 지날 때 마다 B와 A가 1씩 가산되어 변화되는 2-bit 2진수의 형태를 보였다. 그리고 이들 파형의 합성을 통해, 4클럭의 주기를 갖는 4개의 다른 파형을 얻을 수 있었다.기록된 파형을 보면 알 수 있듯이,A'B'의 합성은 카운트 상태 00일때AB'의 합성은 카운트 상태 01일때A'B의 합성은 카운트 상태 10일때AB의 합성은 카운트 상태 11일때각기 1의 출력을 내보이고 있다.각 카운트 상태, 즉 입력값에 의해 4종류의 다른 출력을 만들어 낼 수 있으며, 이것이 곧 임의의 지정된 값을 의미하게 된다. 이것을 카운터에 의한 디코딩 과정이고, 2단 2진 카운터는 4개의 출력을 가지므로 4진 변환 디코드라 할 수 있다.(각 파형의 합성은 파형을 NAND gate에 입력시킨 뒤, NOT gate를 거치게 해, 최종적으로 AND gate의 결과물을 얻도록 하였다.)실험 2. 3진 카운터※ 결과 분석각 J-K 플립플롭에서 J값에 변화를 주는 파형을 입력해 일정주기의 파형을 만들 수 있었다. 실험1에서와 같이 각 파형의 합성을 통해 3클럭의 주기를 가지는 3가지 파형을 얻을 수 있었으며, A와 B의 합성은 파형에서 알 수 있듯이, Low 상태를 유지하므로 아무값도 가지지 못하게 된다.A'B'는 카운트 00인 상태에서AB'는 카운트 01인 상태에서A'B는 카운트 10인 상태에서출력 1을 나타내었으며, 이것은 J-K플립플롭을 이용한 3진 카운터로 3종류의 각기 다른 파형을 얻어내어 3개의 출력값을 정의할 수 있게 되었다.CountCount stateBasic NAND InputNecessaryInput0A'B'A', B'1AB'A2A'BB이로부터 J-K플립플롭 카운터를 이용해 3진 변환 디코드 기능을 했다고 할 수 있다.그리고 위 파형도에서 나타나듯이, AB'는 단순 A 파형과 형태가 같았고, A'B는 단순 B 파형과 같았다. 그러므로 AB'에서 B'나 A'B에서 A'는 필수적이지 않은 조건이다. 실제 실험 중에 게이트를 통과하는 입력을 하나씩 제거하여 같은 파형을 유지하는지 실험해 보았으며, 이로부터 각 합성에 필수적인 입력값을 위의 표로 정리하였다.실험 3. 10진 디코더를 갖춘 BCD 카운터 (단일펄스)※결과 분석7490을 거쳐서 발생되는 파형 A, B, C, D는 다음과 같다.7442의 진리표 및 논리회로도를 바탕으로,1번핀의 출력은 A', B', C', D' 의 논리곱의 보수출력,즉 도표의 0의 파형을 나타내었고,6번핀의 출력은 A, B', C, D' 의 논리곱의 보수출력,5의 파형을 나타내었고,9번핀의 출력은 A, B, C, D' 의 논리곱의 보수출력,7의 파형을 나타내었다.그리고 1번핀의 출력은 0번째 펄스에서6번핀의 출력은 5번째 펄스에서9번핀의 출력은 7번째 펄스에서 각각 전압이 변함을 알 수 있었다.이것은 7490이 앞 실험에서의 카운터 역할을 하고, 7442소자로 AND gate (여기선 NAND gate) 역할을 수행시켜 디코드 기능을 함을 의미한다. 예를 들어, 9번핀의 출력은 7번째 펄스에서 반응하므로 십진수 7을 디코드한다고 정의할 수 있다.실험 4. 인코딩 - 10진 / Excess - 3코드DecimalSwitch atDCBA0123450+500000004.454.4510+5000005.00.1060.106200+500005.00.1064.463000+50005.04.460.10640000+5005.04.444.48500000+55.000.1060.106(단위는 V)2.5V 보다 높으면 High(1), 0.5V 보다 낮으면 Low(0) 라는 기준을 둘때,DecimalDCBA0**************************000※ 결과 분석실험값으로 구한 Excess-3 code 는 실제 Excess-3 code와 정확히 일치한다.6개의 입력신호에 각각 0부터 5까지의 임의의 십진수를 지정해주고, 논리연산을 통해 출력될 2진코드의 각 bit자리를 MSB부터 차례로 D, C, B, A로 지정해 두면D의 자리가 1인 십진수는 5뿐 이고,C의 자리가 1인 십진수는 1,2,3,4 이고,B의 자리가 1인 십진수는 0,3,4 이고,A의 자리가 1인 십진수는 0,2,4 이다.그러므로 D출력부인 NAND gate에는 5에 해당하는 신호의 보수 (NOT gate) 가 입력되어야 하고, C의 NAND gate에는 1,2,3,4에 해당하는 신호들의 보수들의 입력이 필요하다. 그래서 실험의 회로가 구성되었으며, 회로로부터 역으로 생각해보면 위의 표와 일치하는 이론적인 결과값을 얻을 수 있다.하지만, 입력값의 개수가 9를 넘어가면 새로운 gate가 추가되어야 하며, 5 이상일 때 각 2진 자릿수에 해당하는 NAND gate의 입력부도 5개로 늘어나야 한다. 이런 점만 주의하여 설계하면, 10진 to 2진 (BCD), 문자 to 2진code 등 다른 부분에도 응용하여 인코딩할 수 있다.실험 5. 7 segment 표시기를 갖는 BCD 카운터※ 결과 분석앞의 실험처럼 7490을 이용하여 카운트 파형을 발생하고 이를 7447에 입력, 다음의 진리표에 따르는 7segment 변환을 할 수 있었다. 7-segment LED 소자는 이러한 신호를 받아들여, 0부터 9까지의 숫자를 초당 한번씩 변환하여 시각적으로 나타내었다. 이 과정의 관찰을 통해, 카운터를 이용해 발생시킨 파형을 디코딩하여 십진의 표현으로 바꾸는 과정을 이해할 수 있었다.

공학/기술| 2008.01.17| 3페이지| 1,500원| 조회(352)

논리, 카운터, counter, resister

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논리회로 가산기 감산기

XYCS0*************10실험 1. 예비에서 구상한 반가산기를 구성하고 그 결과를 비교 검토하라.XYCS000.09005.00.094.995.000.094.995.05.04.640(a) logic diagram(b) 실제 측정값(c) 이론적 진리표※ 결과 분석두 변수 X, Y의 입력에 따른 출력 carry, sum을 실측함으로서 반가산기의 동작을 확인할 수 있었다. 실제 측정값에서 carry의 출력으로 0.09와 4.64의 값이 출력되었는데, 이것은 AND gate로 사용한 IC 7408 자체의 소자특성으로 보이며 각각 Low, High 범위에 든다. 또한 sum의 4.99값 역시 High로 판단하기에 무리가 없다. 그러므로 오른쪽의 이론적 진리표를 유추해낼 수 있다. 이 결과를 토대로 X, Y 두 변수의 1-bit 가산 작동을 하고 있음을 알 수 있다.실험 2. 반가산기를 이용하여 전가산기를 구성하고 그 결과를 측정하라.XYC1C2S0000.180005.00.154.9905.000.164.9905.05.04.4505.0000.164.995.005.04.4805.05.004.5305.05.05.04.504.99XYC1C2S0***************************************(a) logic diagram(b) 실제 측정값(c) 이론적 진리표※ 결과 분석X, Y를 두 변수로 C1을 전단계로부터의 carry로 둘 때, 전가산기의 동작을 확인할 수 있었다.이 실험도 또한 OR gate로 쓰인 IC 소자의 특성으로 carry의 값이 0.15-0.18, 4.45-4.53 등으로 출력되었는데, 각각 Low, High의 Noise Margin 에 해당한다. 그러므로 구성한 회로가 오른쪽에 제시된 이론적인 진리표대로 작동하고 있다. 이것은 두 변수 X, Y의 가산에 전단계로부터 올라온 자리올림수 C1까지 고려함을 보여주는 것으로 정상 작동함을 알 수 있다.실험 3. 예비보고서 (3)에서 구상한 parallel 2bit binary adder를 구성한 뒤 각각의 입력에 대한 출력치를 측정하라.(a) logic diagramX2X1Y2Y1C2S2S100000.16000005.00.1604.99005.000.164.990005.05.00.164.994.9905.0000.1604.9905.005.00.164.99005.05.000.164.994.9905.05.05.04.72005.00000.164.9905.0005.00.164.994.995.005.004.72005.005.05.04.7204.995.05.0000.164.994.995.05.005.04.72005.05.05.004.7204.995.05.05.05.04.724.990X2X1Y2Y1C2S2S10000***************************************1**************************1**************************0*************0(b) 실제 측정값(c) 이론적 진리표※ 결과 분석출력값에서 S2, S1 은 0과 4.99로 Low, High값을 가지며, C는 OR gate로부터 0.16 (=Low 범위내), 4.72 (=High 범위내) 의 출력을 가진다. 그러면 오른쪽의 이론전 진리표와 일치함을 알 수 있다. 이것은 X2, X1 과 Y2, Y1을 각각 2-bit data를 구성하는 하나의 변수로 가정할 때, 결과물로 두 2-bit 변수들의 2진 가산을 출력하고 있음을 알 수 있다. 회로구성도를 보면 전체적으로 전가산기의 모델의 전단계로부터의 carry입력부에 반가산기의 모델의 결합으로 구성되었음을 확인할 수 있는데, 이는 곧 C2출력부에 전가산기모델만을 더해줌으로 3-bit 병렬 가산기의 조합이 가능함을 유추하게 해준다. 이와 같은 방법으로 원하는 비트단위의 데이터 가산기를 만드는 것이 가능하다.실험 4. 7486, 7400을 이용하여 반감산기를 구성하라.XYBD000.09005.04.484.975.000.094.975.05.00.090XYBD*************100(a) logic diagram(b) 실제 측정값(c) 이론적 진리표※ 결과 분석그림의 Logic diagram은 NOT gate로 표현을 했지만, 실험에서는 X의 보수를 구하기 위해 X변수에 해당하는 값을 XOR gate에 넣어줌으로서 대신했다. AND gate역할을 한 IC 소자의 특성으로 인해 Borrow에 해당하는 값이 0.09, 4.48로 Defference에 4.97로 출력됐지만, 각각 Low, High 판단 범위내에 들어간다. 그러면 오른쪽의 진리표와 일치하게 되는데, 이것은 X를 피감수, Y를 감수로 둔 1-bit 감산 결과를 나타낸다.실험 5. 예비 보고서 문제에서 구성한 전감산기를 구성하여 그 결과를 비교 검토하라.(a) logic diagramXYB1B2D0**************************1001100011111XYB1B2D0000.150005.04.564.9505.004.644.9505.05.04.6405.0000.164.955.005.00.1505.05.000.1505.05.05.04.724.95(b) 실제 측정값(c) 이론적 진리표※ 결과 분석B2의 출력 0.15-0.16, 4.56-4.72, D의 출력 4.95는 각각 Low, High 의 범위내에 들고 이것으로부터 진리표와 일치함을 확인할 수 있다. 이것은 곧 X피감수에 Y감수를 감해줄 때, 전비트의 받아내림을 고려하는 연산으로 전가산기와 같이 이들 전감산기의 조합으로 원하는 비트 단위의 데이터를 감산할 수 있는 병렬 감산기를 만들 수 있음을 보여준다.∏ 토의 및 결론 ∏조원과 협의가 잘 되어서 비교적 순조로웠던 실험이었다. Probe에서 잡음이 들었는지 몇몇 실험은 출력값이 일정한 양상이 아닌 약간의 흔들림이 있었던 것이 나타났지만, 실험결과에 영향을 미칠 정도는 아니었다. 논리 회로에서의 사칙연산에서 가장 기본적이고 중요한 가산기에 대해 좀 더 깊은 이해를 가지게 되었고, 특히 전가산기로부터 전감산기를 구성한 것은 2의 보수를 빌린 감산과도 연결되어 있어, 2의 보수시스템을 공부할 기회가 되었다.

공학/기술| 2008.01.17| 3페이지| 1,500원| 조회(1,054)

논리, 실험, 가산기, 감산기

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논리회로실험 결과 basic gate

실험 1. 그림 1과 같이 2-input AND gate를 이용하여 3-input AND gate를 구성한 다음 각각의 입력에 대한 출력의 결과를 토대로 truth table을 완성하라.ABCDLLLLHLLLLHLLLLHLHHLLHLHLLHHLHHHHBoolean Eq.A ? B ? C = D※ 결과 분석3-input AND gate 란 주어지는 세 변수의 [논리곱]을 뜻한다. 부울 대수로 정리하면 A와 B의 논리곱을 다시 C와 논리곱하는 것과 결과가 같다. 실험 결과에서 입력 신호가 모두 H일 때만 H값을 출력하고 그 외엔 L값을 출력하는 것으로 보아, 위 구성이 3-input AND gate를 이룸을 알 수 있었다.실험 2. 예비보고서에서 구성한 3-input OR, NAND, NOR gate 에 대해서도 위 실험 1과 같이 행하여 각각의 truth table을 완성하라.ABCDLLLLHLLHLHLHLLHHHHLHHLHHLHHHHHHHBoolean Eq.A＋B＋C = D※ 결과 분석3-input OR gate 란 주어지는 세 변수의 [논리합]을 뜻한다. 부울 대수로 정리하면 A와 B의 논리합을 다시 C와 논리합하는 것과 결과가 같다. 실험 결과에서 입력 신호가 모두 L일 때만 L값을 출력하고 그 외엔 H값을 출력하는 것으로 보아, 위 구성이 3-input OR gate를 이룸을 알 수 있었다.ABCDLLLHHLLHLHLHLLHHHHLHHLHHLHHHHHHLBoolean Eq.(A ? B) ? C = D※ 결과 분석3-input NAND gate 란 주어지는 세 변수의 [논리곱의 보수]를 뜻한다. 부울 대수로 정리하면 A와 B의 논리곱을 다시 C와 논리곱하여 그 보수를 취한 것과 결과가 같다. 실험 결과에서 입력 신호가 모두 H일 때만 L값을 출력하고 그 외엔 H값을 출력하는 것으로 보아, 위 구성이 3-input NAND gate를 이룸을 알 수 있었다.ABCDLLLHHLLLLHLLLLHLHHLLHLHLLHHLHHHLBoolean Eq.(A＋B)＋C = D※ 결과 분석3-input NOR gate 란 주어지는 세 변수의 [논리합의 보수]를 뜻한다. 부울 대수로 정리하면 A와 B의 논리합을 다시 C와 논리합하여 그 보수를 취한 것과 결과가 같다. 실험 결과에서 입력 신호가 모두 L일 때만 H값을 출력하고 그 외엔 L값을 출력하는 것으로 보아, 위 구성이 3-input NOR gate를 이룸을 알 수 있었다.실험 3. 그림 2의 회로를 구성한 후 입력 A, B에 대한 X, Y, Z에서의 출력 값을 측정하여 truth table을 완성하라.Boolean Ep.ABXYZLLLLLHLHHLLHHHHHHHHLX = A＋Z = A＋(A ? B) = A＋BY = A＋BZ = A ? B※ 결과 분석왼쪽의 Boolean Ep. 은 회로도에서 유추해낸 이론값이고, 오른쪽의 truth table 은 실제 구성된 회로에서 구한 측정값이다. 각 gate의 동작 특성에 대해 다시 한번 확인할 수 있었고, 회로가 정상적으로 동작함을 알 수 있었다.실험 4. 그림 3 (a) 와 (b) 회로를 구성한 후 각 점 (X, Y, U, V, W)에서의 값을 측정하여 입력에 대한 결과의 표를 만든 후 이 결과값을 이용하여 De Morgan's theory를 증명하고 설명하라.우선, De Morgan's theory 는 다음과 같다.A ? B = A＋B(A, B 논리곱의 보수는 각 A, B 보수의 논리합과 같다.)ABUVWXYLLHHHLLHLHLHLLLHHHLLLHHLLLHHA＋B = A ? B(A, B 논리합의 보수는 각 A, B 보수의 논리곱과 같다.)Boolean Ep.U = A ? BV = AW = BX = A ? BY = A＋B※ 결과 분석그림 3(a) 회로도로부터 유추해낸 왼쪽의 이론공식과 실제의 회로에서 얻어낸 오른쪽의 측정값이 일치한다. 그리고 X와 Y 공식의 변수 A와 B를 각각 P, Q 로 치환한다면 De Morgan's theory 2번째 공식을 실험적으로 증명할 수 있다.X = A ? B = P ? QY = A＋B = P＋QX = Y 이므로, P＋Q = P ? Q(그리고 두 X와 Y 의 보수는 De Morgan's theory 1번째 공식을 만족함을 또한 알 수 있다.)ABCUVWXYLLLLLLLLHLLLLHLLLHLLLHLLLLHLLLLLHHLLLHLLHLHHLHHHLHHLHHHHHHHHHHHHBoolean Ep.U = A ? CV = B ? CW = A ? BX = U＋V = (A ? C)＋(B ? C) = (A＋B) ? CY = W ? C = (A ? B) ? C※ 결과 분석그림 3(b) 회로도로부터 유추해낸 왼쪽의 이론공식과 실제의 회로에서 얻어낸 오른쪽의 측정값이 일치한다. 그리고 X와 Y 공식의 변수 A와 B를 각각 P, Q 로 치환한다면 De Morgan's theory 1번째 공식을 실험적으로 증명할 수 있다.X = (A＋B) ? C = (P＋Q) ? CY = (A ? B) ? C = P ? Q ? CX = Y 이므로, (P＋Q) ? C = P ? Q ? C양변에 C를 논리곱해주면, (P＋Q) = P ? Q실험 5. 예비보고서 (4)에서 구성한 XOR gate를 구성한 후 truth table을 완성하라.ABXYCLLHHLHLHLHLHLHHHHHHLBoolean Ep.U = A ? A = AV = B ? B = BX = U ? B = A ? BY = V ? A = B ? AC = X ? Y = (A ? B) ? (B ? A) = (A ? B)＋(B ? A)

공학/기술| 2008.01.17| 7페이지| 1,500원| 조회(362)

AND, 논리, 실험, or, gate

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논리회로 실험 결과

실험 8. RAM (Random Access Memory) 결과 보고서실험 1. 2-bit RAMA. 기본동작WriteW1W0ReadBit ABit BABSENSE0SENSE1SENSE0SENSE1*************10*************01105050401015005※ 결과 분석-> 실험에 사용된 반도체가 충분히 예민한 덕분인지, 실험데이터가 High일 때, 5V Low일 때, 0V로 매우 피크한 값을 출력하였다.실험결과 값을 회로도와 비교해 설명하면초기상태 A bit와 B bit 부분의 S0=Low, S1=High이고bit A에 1, bit B에 0을 넣으면 A bit 부분은 쓰기 동작을 위해 ON되고, B bit 부분은 래치동작을 하므로 쓰기 동작에 대해 OFF된다. 이때, W1=Low, W0=High 이므로 A bit 부분의 S0=Low, S1=High로 출력이 변하게 된다. 실제 실험값에서 초기 데이터가 S0=Low, S1=High 였으므로, 겉으로 보기에 데이터의 변화가 없어 제대로 동작하고 있는지 확신할 수 없지만, 결과값은 예상과 같음을 알 수 있다.그리고 2번째, bit A에 High를 인가하고, W1에 High를 인가한 경우에는 A bit 부분이 쓰기동작에 들어가서 W0=Low, W1=High에 의해 출력 S0=High, S1=Low로 출력이 달라지게 된다. 실제 Data에서도 전 값에 비해 A bit 부분의 S0와 S1이 입력신호에 대해 변화를 얻은 것을 확인할 수 있다.3번째에서는 bit B와 W1에 High를 인가하였는데, 그러면 B bit부분 S0=High, S1=Low 로 변화를 가지게 된다. 데이터 값에서도 유추한 값과 같은 출력을 얻을 수 있었다.4번째는 bit B와 W0에 High를 인가하였는데, 그러면 B bit 부분 S0=Low, S1=High 임을 유추할 수 있고, 실제 데이터 값에서도 같은 결과값을 얻을 수 있었다.여기서 W1, W0는 각 비트를 담당하는 회로에 Input Data의 역할을 하고, bit A와 bit B 단자는 각각 A와 B로 명명되어진 비트자리를 선택하는 Selection Input의 역할을 한다. 그리고 각 회로의 출력단자는 Output, 그리고 비트마다 S0값과 NAND gate로 드어가는 신호의 스위치는 Read ON/OFF를 결정하는 역할을 한다. 여기서 주의할 점은 NAND gate로 구성한 2-bit 램의 기본적인 동작을 하지만, 실제 램과는 조금 다르게 Read, Write 동작을 결정하는 단자가 묶여있지않고, 회로자체가 Data의 Input (write)과 Output (read)이 분리형으로 움직이고 있다.실험 2. 64-bit IC RAM-type 74892) 동작, DRO/NDRO에 대한 검사, Volatilitya. 초기 데이터 값 S4 S3 S2 S1 = 0 0 0 0b. 기억된 데이터 값 S4 S3 S2 S1 = 1 0 0 1c. DRO/NDRO 실험 데이터 값 S4 S3 S2 S1 = 1 0 0 1d. Volatility 실험 데이터 값S4 S3 S2 S1 = 0 0 0 0ABCAddressData to be stored D4D3D2D1Stored.Data(Complement)S4S3S2S1BinaryDCBA****************************************************40*************10*******************************************************************************************1*************11*************1*************11101111000※ 결과 분석-> 데이터 시트에 의해 ME, WE가 둘다 5V일 때, 아무 동작도 않고 데이터를 유지하고 있으며 ME, WE가 0V일 때, 데이터를 쓰고, ME=0V, WE=5V일 때 저장된 데이터의 보수를 출력함을 알 수 있다. 실제 실험에서 표상의 데이터를 해당 주소에 저장시키고, 다시 불러내었는데 이전에 저장된 데이터가 이상없이 읽혀지는 것을 확인할 수 있었다. 이것은 앞서 실험한 플립플롭 구조의 회로가 조합되어 램의 형태를 이루는 것으로 ME, WE에 의해 Read/Write/Do nothing 등이 결정되며, Input data 입력, selection 입력, data output 으로 구성된 램의 동작을 이해하게 해준다. 하지만, 전원 공급을 끊었다가 데이터를 다시 읽어들일 때엔 이전에 저장했던 값이 아니고 램의 휘발성 때문에 사라졌음을 알 수 있었다. 7489를 이용하여 Binary코드를 Gray코드로 변환하였다. 우선 7489의 16개 adress를 binary코드라 생각하고 각각의 주소에 맞는 Gray코드를 데이터 입력을 통하여 맞춰준다. 그러면 각 주소(Word)엔 그에 알맞은 Gray코드가 들어있다. 그 후 적절한 binary코드(adress)를 선택하고 읽으면 그에 해당되는 미리 입력되어 있던 값(Gray코드)이 나온다.

공학/기술| 2008.01.17| 3페이지| 1,500원| 조회(438)

논리, 실험, 회로, ram

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iptv 활용방안

KT wonderful ideacontents서론 들어가는 글 본론 본론 1 IPTV e러닝 본론 2 - IPTV를 통한 e러닝의 가능성 입시 교육 실버 산업 영어교육 문화교육 스포츠교육 결론KT wonderful idea서론들어가는 글 인터넷 인프라의 비약적인 확대, 통신기기의 혁명. 디지털 네트워크의 등장으로 일반인들은 시공간의 제약없이 손쉽게 다양한 멀티미디어서비스를 제공받을 수 있게 되었다. 그에 따라 자연스럽게 디지털콘텐츠는 우후죽순 등장하였고 새로운 컨텐츠의 발견이 비즈니스의 성패를 좌우하게 되었다. 정보,통신의 끊임없는 진화와 발전 속에서 등장과 함께 다른 경쟁 제품을 몰아내고 시장을 완전히 재편할 정도의 콘텐츠 즉, 킬러 어플리케이션(Killer Application)의 발견이야 말로 디지털 시장의 치열한 경쟁 구도에서 낙오되지 않는 방법이다. 급격히 변화하는 세계정세에 맞춰 우리나라 또한 UIT-839정책을 발표하였다. UIT-839란 정보통신부가 미래 성장 동력을 발굴·육성해 국민소득 2만 달러 시대를 앞당기고 세계 시장을 선점하겠다는 프로젝트다. UIT-839 중 8을 의미하는 8대 신규 서비스에 단연 돋보이는 것은 IPTV이다. IPTV는 소위 차세대 네트워크 서비스이며 기존의 방식과는 판이하게 다른 첨단 정보 기술이다. IPTV 서비스 시대가 올해를 기점으로 등장하면서 연간 서버 100대, 스토리지 400TB 이상의 신규 수요를 일으킬 것으로 예상된다. 또한 다른 통신, 방송 관련 업계에서는 IPTV를 황금알을 낳는 거위라 평가하고 있다. IPTV라는 새로운 기회를 잡았다고는 하지만 전망을 낙관적으로만 볼 수 없으며 앞으로 꼭 풀어야할 과제가 있다고 할 수 있다. 사용자인지도의 부족, 심각한 콘텐츠의 부족, 시스템의 표준화 등의 문제를 해결한다면 IPTV는 우리나라의 새로운 성장동력의 역할을 충분히 수행 할 수 있을 것이다. IPTV가 세계시장의 판도를 재편할 서비스로 자리잡기 위해서는 무엇보다 기존의 다른 멀티미디어 매체보다 편리하고 언제 어디서나, 개인의 필요와 능력에 맞추어질 수 있고, 효율적 비용과 수준높은 교육과 훈려에 대한 접근을 제공하는, 웹 기반 학습, 컴퓨터 기반학습, 가상교실, 디지털 협업 학습, 혼합학습, 맞춤학습 등을 포함하는 교육이나 훈련 그리고 정보, 그리고 커뮤니케이션, 지식관리, 그리고 수행관리와 같은 응용이나 프로세스 전반을 포괄한다. e러닝 산업 e러닝 산업은 음악,영상,게임 등 콘텐츠 자체가 목적이 되는 타 디지털콘텐츠 산업과 달리 콘텐츠 자체뿐만 아니라, 교육학습방법, 교육학습 관리방법, 교육학습 환경등 교육과 기술이 통합되어 지식의 전달, 축적, 재생산의 수단을 제공하는 지식기반 서비스 산업으로 지식경제의 기초를 이루고 있다. 최근 급격히 확산된 브로드밴드 인프라를 기반으로 ICT(information communication technology)와 교육의 결합으로 탄생된 e러닝은 학교에서의 교육혁신 및 사회에서의의 인적자원개발을 위한 새로운 수단으로 각광받고 있을 뿐만 아니라 디지털콘텐츠 산업의 핵심으로 등장하게 되었다. e-learning의 효과 1) 기업의 교육비용,기회비용 절감효과- IBM:세계 각 지점의 4만명 이상 직원 교육에 e-learning 도입 후 1인당 비용 1/20 로 절감- 강사주도 교육에 비해 평균 50%~70%의 비용절감효과 (미국의 Training Magazine) 2) 시, 공간적 제약에서 벗어나 민주적 학습공간의 확대- 시간적,공간적 독립성을 확보하여 맞춤화된 (customizing) 학습가능 - 학습자의 학습 정보 관리가 용이한 자기주도적 학습 3) 컨텐츠 개발, 확산, 유지의 용이성- 최신경향 및 이론변화의 신속한 반영- 탄력성, 편의성, 과정개발과 유지의 용이성 4) 업무 공백 최소화로 기업의 경쟁력 강화- 업무와 교육의 통합이 가능해 집합교육을 위한 시간낭비와 업무단절의 문제해결 5) 정보 및 자원의 공유- 정보의 공유를 통한 다양한 사고의 배양과 양질의 학습이 가능- 아이디어의 협력,대화,토론,자유로운 의사교환을 학원들은 이른바 '블렌디드 러닝(Blended learning: 온-오프라인 혼합 교육)'으로 불리는 교육 시스템을 도입하여 강의실 수업을 집에서도 받을 수 있도록 하고 있다. 최근 들어 e러닝을 각광받는 데는 크게 두 가지 이유가 있다. 첫째, 시간과 공간의 제약이 없다는 점이다. 둘째, 반복학습이 가능하다는 것이다. 다른 무엇보다 IPTV에서 그 장점을 극대화 할 수 있으며, 어느 매체 보다 친숙하고 간편하게 접근할 수 있다는 것은 주지의 사실이다. IPTV를 통한 e러닝의 활성화 방안 무엇보다 EBS와 교육부와의 연계가 필수적이다. e러닝이 공교육에서 활성화되기 위해서는 그에 따른 인프라 구축이 우선 돼야 한다. 그러나 학교에 보급된 상당수 컴퓨터는 노후 기종이어서 동영상 강의나 쌍방향 학습을 위해서는 많은 시간과 비용이 요구된다. 학교로서는 IPTV를 활용함으로써 상대적으로 저렴한 가격에 공교육에서 e러닝을 본격화 할 수 있다. 궁극적으로 EBS의 교육 프로그램을 KT의 IPTV를 통해 학교에서 볼 수 있게 하는 것이다. 기존 보충수업을 대체하는 수준에 그쳐왔던 EBS 영상강의를 학생들에게 실질적인 도움을 줄 수 있는 강의로 활용할 수 있을 것이다. 또한 학교에서의 IPTV수업을 통해 학생들이 가정에서도 IPTV로 학습할 수 있게 유도해야 한다. 학교에서 부족하게 느꼈던 부분을 자신의 수준에 맞게 원하는 시간에 수시로 복습하고, 예습함으로써 학교와 가정에서의 강의를 연계할 수 있을 것이다. IPTV활용시 반드시 고려할 사항 1. 정기적으로 IPTV상에서 실시간 시험을 치른다. 지정된 시간에 문제를 열람할 수 있게 하여 전국의 학생들이 동시에 시험을 볼 수 있도록 한다. OMR카드에 마킹하듯 웹상에서 실시간으로 답을 체크하고 신속하게 결과를 통보하 여, 학생들이 자신의 수준을 가늠할 수 있는 기준을 만들어 준다. 그리고 틀린 문제에 대 해 필요한 강의나 문제를 제시해 준다. 기존 모의고사 보다 간편하고 오답에 대한 확실한 feed back이 가능하다. 염두에 두지 않고서는 기업의 미래를 밝게 자신할 수 없을 것이다.실버 산업에서의 IPTV를 통한 e러닝의 가능성KT wonderful idea영어교육, IPTV를 이용한 e러닝영어교육 1) 주요고객층 및 성장가능성 신장하는 영어교육시장에 따라 영어를 배우고자 하는 고객 모두가 잠재적인 고객층. 그러나 연령, 수준에 따라 서비스의 차등이 필요함.-3,371.402,493.801,854.701,426.601,070.00957.9해외지급액-10.215.914.816.910.823국내수입액유학.연수 수지22,62415,57711,1217,962-4,682-(학위과정)32,55722,52616,83212,314-11,646-대학국내 외국인 유학생113,735100,716105,89398,331-109,151-(학위과정)190,364192,254187,683159,903-149,933-대학교-5,5824,6022,7723,3672,6661,893고등학교-6,6705,5683,6743,3013,1711,799중학교-8,1486,2764,0523,4642,107705초등학교해외 유학생 수2**************************0○ 초중고 유학목적 출국자 - '05학년도('05.3.1-'06.2.28) 조기유학생은 총 20,400명으로 전년대비 24.0% 증가 - 특히 초등학생의 유학 증가폭 확대로 초중고 유학생 중 초등학생의 비율이 높아짐 ('01 : 2,107명(26%) →'05 : 8,148명(40%)) ○ 고등교육 단계 국외 한국인 유학생 - '06년 국외 한국인 유학생(6개월 이상 어학연수생 포함)은 190,364명으로 '01년 대비 26.96% 증가하였으며 전년 대비 0.98% 감소 ○ 고등교육 단계 국내 외국인 유학생 - '06년 국내 외국인 유학생 수는 '01년 대비 179.5%가 증가하여 최근 증가세 뚜렷('01 : 11,646명 → '06 : 32,557명) - 특히 아시아 지역의 유학생 비율이 전체의 89.77%를 차지함32,5571,0772001한류 등의 영향으로 프로그램 판매수입이 증가) 지표담당 : 문화관광부, 문화산업정책과, 02-3704-9616 최근 갱신일 : 2006-08-2516.921.726.231.530.62928.527.917.329성장률(%)1,4301,2241,006*************80219187문화산업중국2.95.144.63.74.21.7-2.10.37.6성장률(%)1,1181,0861,0339*************4883880문화산업일본44.64.45.35.23.30-0.20.56.4성장률(%)7*************5*************00문화산업독일44.95.166.85.64.54.53.19.4성장률(%)5*************0*************86문화산업프랑스55.65.75.97.38.27.55.35.911.8성장률(%)*************897*************7문화산업영국4.95.96.49.157.16.28.36.610.4성장률(%)3*************027*************문화산업캐나다4.56.15.36.75.66.95.14.60.39.9성장률(%)6,9016,6026,2255,9125,5435,2484,9104,6704,4634,451문화산업미국4.26.55.76.23.44.87.89.43.823.2성장률(%)2**************************153문화산업한국67.77.18.47.17.85.44.72.49.9성장률(%)17,77816,77215,57514,53713,40512,51111,61011,01410,52110,275문화산업세계2**************************3200220012000KT wonderful idea문화교육, IPTV를 이용한 e러닝2) 컨텐츠 제작 문화산업은 그 다양성에서 다른 교육 컨텐츠의 규모를 압도하며 꾸준한 성장세를 유지하고 있는만큼 가장 신경써야 할 분야로 생각됨. 우선, 고객들이 원하는 문화 컨텐츠를 파악하여 전문강사를 통한 교육채널 구축이 필요. 시장 가능성w}

경영/경제| 2008.01.17| 19페이지| 3,000원| 조회(1,133)

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