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Lab 3-3 CMOS 인터버 체인 시뮬레이션

《설 계》디지털 집적 회로Lab 3-3 CMOS 인터버 체인 시뮬레이션학 과 : 전자공학과미리보기 방지미리보기 방지미리보기 방지미리보기 방지미리보기 방지미리보기 방지미리보기 방지미리보기 방지미리보기 방지미리보기 방지1.Lab 3-3-1-5단 링 오실레이터 시뮬레이션.option post=2.inc mos3.lib*voltage source*vddvddgnddc 5.subckt inverter in out* circuit *m0outinvddvddpehnw=2.4ul=0.8um1outingndgndnehnw=1.6ul=0.8u.ends inverterxinverter1 out 1 inverterxinverter2 1 2 inverterxinverter3 2 3 inverterxinverter4 3 4 inverterxinverter5 4 out inverterc0 out gnd 1e-12.ic v(out)=0.tran 0.1n 20n.op.end5단 링 오실레이터 상승 하강시간 값으로 지연시간을 구해보면1.987n 1.378n가 나와 평균지연시간은 1.68n가 되고 주파수는 1/5(3.365n)=59Mhz가 나왔다.단수에 따른 주파수 변화를 보면 주기가 조금씩 줄어들었고 이에 따라 단이 증가 할때 마다 주기의 변동이 보였다. 그래서 주파수는 증가함을 보았다.2.Lab 3-2-2:대용량 부하 구동회로 설계 및 시뮬레이션.option post.inc mos3.lib.param a=2.7.temp 70*voltage source *.global vdd gndvdd vdd gnd dc=5vin vin gnd pulse (0 5 0 1ps 1ps 0.5ns 1ns).subckt invr vin out* circuit*mm0 out vin vdd vdd pehn w=1.6u l=0.8umm1 out vin gnd gnd nehn w=0.8u l=0.8u.endsx0 vin 1 invrx1 1 2 invr mm='a'x2 2 3 invr mm='a**2'x3 3 4 invr mm='a**3'x4 4 5 invr mm='a**4'x5 5 6 invr mm='a**5'x6 6 out invr mm='a**6'c0 out gnd 20p.tran 1p 3n.measure tpdr+trig v(c) val=5/2 fall=1+targ v(d) val=5/2 rise=1.measure tpdf+trig v(c) val=5/2 fall=1+targ v(d) val=5/2 rise=1.measure tpd param='(tpdr+tpdf)/2'.measure trise+trig v(d) val=0.1*5 rise=1+targ v(d) val=0.9*5 rise=1.measure tfall+trig v(d) val=0.9*5 fall=1+targ v(d) val=0.1*5 fall=1.end상승하강190n0.06n20.13n117n3132n0.11n40.13n110n5134n0.12n60.13n0.12n90n 0.06n의 지연시간을 50% 증가되면 3, 5 단수에서 값이 비슷하였다. A는 단의 수에 상관 없이 부하 커패시턴스를 20pF으로 할 때 약 2.7의 값을 갖었다.-. 전체적으로 hspice에 대하여 아는게 크게 없어서 subckt에 알아야 했으며 링오실레이터에 대해 인버터가 짝수 일때와 홀수인 이유에 대해 이해를 하였다. 각 시뮬레이션은 Vdd/2의 지점의 시간을 찍고 입력과 출력사이의 시간을 재어서 하강시간과 상승시간을 측정하였다. N 인버터의 개수만큼 지연시간의 변화에 대해서 알아보는 설계였다.

공학/기술| 2010.08.28| 6페이지| 1,000원| 조회(279)

CMOS 인버터, 체인 시뮬레이션, 디지털 집적회로설계

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설계-lab4-3 마지막 레포트 셀디자인

1.기본 인버터를 다음 순서에 의해 레이아웃 한다. pTR의 크기는 13/2 nTR의 크기는 4/2로 한다.(1)gate level의 schematic(2)TR level의 schematic(3)Stick diagram 및 schematic 레이아웃 (4)표준 셀 template를 이용한 레이아웃(5)DRC 및 ERC 수행하여 error 유무 확인(6)LVS schematic(7)ERC에서 추출된 netlist 파일을 이용하여 post-layout simulationnmos 와 pmos의 w와l값이 변경되어 전에 Myanalog 프로그램으로 보았던 파형과는 조금 달라져서 VTC값이 변화되는 것을 알 수 있다.1)2입력 NAND(1)gate level의 schematic(2)TR level의 schematic(3)Stick diagram 및 schematic 레이아웃 (4)표준 셀 template를 이용한 레이아웃(5)DRC 및 ERC 수행하여 error 유무 확인(6)LVS schematic(7)ERC에서 추출된 netlist 파일을 이용하여 post-layout simulationNAND는 입력 a와 b가 둘 다 1일 때만 0이고 그 외에는 1이다. a와 b가 1일 때인 0~2m구간과 8m~9m에서 출력이 0이되는 것을 확인할 수 있다.2)D-FF(1)gate level의 schematic(2)TR level의 schematic(3)Stick diagram 및 schematic 레이아웃 (4)표준 셀 template를 이용한 레이아웃(5)DRC 및 ERC 수행하여 error 유무 확인(6)LVS schematic(7)ERC에서 추출된 netlist 파일을 이용하여 post-layout simulationD-FF 동작은 clk이 상승엣지일 때의 D값을 출력으로 나오는데 3m~4m구간을 보면 3m에서 clk이 상승하고 d값은 0이기에 그전까지 1을 유지하던 출력값이 y가 d의 값 0으로 바뀌는 것을 확인 할 수 있다.3)MUX(1)gate level의 schematic(2)TR level의 schematic(3)Stick diagram 및 schematic 레이아웃 (4)표준 셀 template를 이용한 레이아웃(5)DRC 및 ERC 수행하여 error 유무 확인(6)LVS schematic(7)ERC에서 추출된 netlist 파일을 이용하여 post-layout simulationSelector인 V(s)는 1m시간은 1값 다음 2m동안은 0값을 반복하며 d0은 2m씩 1과 0값을 반복한다. d1은 3m씩 1과 0값을 반복하므로 출력 y는 1m~2m사이의 값을 보면 s가 0일 때는 d0의 값인 1이 나오고 3m~4m일 때는 s가 1이므로 d1의 값인 0을 출력값으로 나오는 것을 확인하여 MUX동작 확인3. 1비트의 풀 애더를 1의 순서로 설계하고 이를 기본 셀로 하여 4비트 풀 애더를 계층적으로 설계한다.(1)gate level의 schematic(2)TR level의 schematic(3)Stick diagram 및 schematic 레이아웃 (4)표준 셀 template를 이용한 레이아웃Half adder는 XOR2와 AND2로 이루어 져 있기에 2개를 이용해 Half adder를 만들고Full adder는 Half adder2개와 OR2로 이루어 져 있기에 만들어진 Half adder와 OR2로 만든다.(5)DRC 및 ERC 수행하여 error 유무 확인 (6)LVS schematic(7)ERC에서 추출된 netlist 파일을 이용하여 post-layout simulationFull adder 시뮬레이션 처음부분 A B C가 1이고 Carry가 1이기에 Sum은 0이 된다. 2m~3m부분은 A B가 0 C가 1 이므로 Carry는 0이고 Sum은 1이 된다. Full adder 동작 확인4비트 Full adder는 1비트 Carry가 다음단 C값으로 들어가고 2비트 Carry가 다음단 C값으로 들어가도록 연결해주고 4개의 1비트 Full adder를 연결하면 완성된다.※비고 및 고찰이번 설계는 MYcad를 이용한 레이아웃 통해 실제 설계를 해보고 시뮬레이션 동작특성을 확인 해 보았다. 다소 처음 사용한 툴이라서 어려운 부분이 많았으며 셀을 표준에 맞게 레이아웃을 하고 이를 체크하면서 반도체 공정을 이해 할 수 있었으며 에러를 체크하다보면서 각각 부분에 대해 잘못된 점도 체크할 수 있었다. PMOS위에 공정하는 METAL 1층은 POLY를 넘어서는 안되고 ACTIVE영역과 CONTACT을 연결하는 METAL을 너무 좁게 잡아도 안되며 룰러를 이용해 크기를 잘 측정하지 않으면 조금의 실수만으로도 수많은 에러가 나왔다. 여러 가지 룰을 지켜야 하며 제약이 많아서 손이 가는 설계고 툴이여서 꽤 난이도가 높은 부분이였다고 생각을 한다. 특히 D-FF을 TR 레벨로 그리면서 좁은 공간에 연결할려니 실수도 많이 나오고 중간 중간에 끊어지는 부분 그리고 MYSPICE로 시뮬레이션을 할 때도 입력 전압부분에 설정해주는 부분 등 4비트 Full adder는 1비트 부분을 다단계로 연결하는데 따로 연결한 부분은 너무 복잡하고 실수가 많이 나올 듯 해서 캡쳐는 하지 않았고 1비트 Full adder에 대한 시뮬레이션과 설계에 4비트 Full adder를 1비트 Full adder로 설계하는 법만 언급을 하였다.

공학/기술| 2010.08.28| 16페이지| 1,000원| 조회(358)

셀, 설계-lab4-1, 셀디자인, 1비트

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설계-lab4-1 MYCAD를 이용한 Tr수준 설계

1.MyAnalog Station을 이용하여 기본 인버터에 트랜지스터 수준 설계 및 시뮬레이션을 한다.(1)MyAnalog 스케매틱 편집기를 이용하여 기본 인버터를 설계한다.(2)NMOS Ln=1u Wn=3u, PMOS Lp=1u Wn=6u으로 한다.(3)SPICE simulation을 위한 네트리스트 파일을 만든다.- 모델파라미터는 mo3.lib를 이용한다.(4)AIM-Spice를 이용하여 DC분석을 한다.- 입력 전압: 초기 0V에서 5V까지 0.05V 간격으로 증가-. 입력전압이 약 2.5V일 때 vout의 값이 바뀌며 이는 W/L값에 따라 VTC값이 틀려지고 Vinv값도 변화한다.2. 2-입력 NOR 게이트에 대한 트랜지스터 수준 설계 및 시뮬레이션을 한다.(1)MyAnalog 스케매틱 편집기를 이용하여 2-입력 NOR 게이트를 설계한다.(2)NMOS 및 PMOS의 크기는 L=1u로 하여 정상동작을 위한 W값을 설정한다.- 사이즈에 의해서 Wn=3u Wp=12u로 설정(3)SPICE simulation을 위한 네트리스트 파일을 만든다.-. 모델파라미터는 mo3.lib 사용(4)AIM-Spice를 이용하여 Transient 분석을 한다.- 2-입력 NOR게이트는 입력이 모두 0일 경우에만 1이 되므로 vin1 과 vin0과 0일때 vout이 1로 되는 것이 보이고 그 외 나머지경우는 vout은 항상 0이 나오는 것을 알 수 있다.♂비고 및 고찰-. 이번 설계는 인버터와 NOR게이트를 Mycad를 이용하여 디자인을 MOS로 하여서 동작을 확인 하는 설계였다. 동작확인을 위해 Vpulse라는 전압원을 인가해줘야 했고 특히 NOR게이트 동작확인에서는 W 과 L에 따라 동작여부가 틀려짐도 확인 할 수 있었다.

공학/기술| 2010.08.28| 4페이지| 1,000원| 조회(441)

MyCAD, tr수준 설계, 인버터 설계, 비고 및 고찰

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Lab 3-4 CMOS 논리회로 시뮬레이션

《설 계》디지털 집적 회로Lab 3-4 CMOS 논리회로 시뮬레이션학 과 : 전자공학과1. LAb 3-4-1 NAND 게이트의 스위칭 포인트 Vsp 전압 시뮬레이션.option post.inc mos3.lib* voltage *vdd vdd gnd dc 5vin in gnd* circuit *m0 out in vdd vdd pehn w=4.8u l=0.8um1 out in vdd vdd pehn w=4.8u l=0.8um2 out in 1 gnd nehn w=1.6u l=0.8um3 1 in gnd gnd nehn w=1.6u l=0.8u.dc vin 0 5 0.1.end2개의 그래프가 만나는 지점이 스위칭 포인트이고 인버터의 VTC 특성보다는 조금 큰 값으로 3.13V의 값이 나왔다.2. Lab 3-4-2 NAND 게이트의 지연시간 시뮬레이션.option post.inc mos3.lib*voltage*vdd vdd gnd dc 5va a gnd pulse (0 5 0 10n 1n 1n 20n 40n)*circuit*m0 out a vdd vdd pehn w=4.8u l=0.8um1 out a vdd vdd pehn w=4.8u l=0.8um2 out a 1 gnd nehn w=1.6u l=0.8um3 1 a gnd gnd nehn w=1.6u l=0.8uC0 out gnd 0.01e-12.tran 0.1n 40n.end입력과 출력의 파형을 보면 입력이 0이면 pmos는 on 되고 nmos는 off되어 출력은 1이 나오고 입력이 1이면 pmos는 off되고 nmos는 on되어 출력은 0이 나온다. 고로 입력과 출력이 반대되는 값이 나오는 것을 알 수 가 있다. 첫 번째 시뮬레이션에서 보았듯이 Vsp가 지나기전 까지는 변화가 없다가 Vsp를 지나면 출력이 인버터 되는 것을 보인다.3. Lab 3-4-3 NAND 게이트의 논리동작 시뮬레이션.option post.inc mos3.lib*voltage*vdd vdd gnd dc 5va a gnd pulse (0 5 0 10n 1n 1n 20n 40n)vb b gnd pulse (0 5 0 10n 1n 1n 40n 80n)*circuit*m0 out a vdd vdd pehn w=4.8u l=0.8um1 out b vdd vdd pehn w=4.8u l=0.8um2 out a 1 gnd nehn w=1.6u l=0.8um3 1 b gnd gnd nehn w=1.6u l=0.8uC0 out gnd 0.01e-12.tran 0.1n 40n.end서로 다른 펄스 주기를 넣고 시뮬레이션을 돌린 결과이다.이는 진리표에 나온대로 VA와 VB가 모두 1일 때만 출력이 0으로 출력되고 그 외에는 전부 1으로 출력되는 것을 관찰할 수 있다.4. Lab 3-4-4 D F-F 시뮬레이션.option opst=2.inc mos3.lib.global vdd gndvdd vdd gnd dc=5.subckt inverter in outm0 out in vdd vdd pehn w=4.8u l=0.8um1 out in gnd gnd nehn w=1.6u l=0.8u.ends inverter.subckt tgate n p in outm0 in p out vdd pehn w=10u l=0.8um1 in n out gnd nehn w=4u l=0.8u.ends tgatexinveter0 1 2 inverterxinveter1 2 5 inverterxinveter2 3 4 inverterxinveter3 clk 3 inverterxinveter4 6 out inverterxinveter5 out 8 inverterxinveter6 clk 7 inverterxtgate0 3 4 d1 1 tgatextgate1 4 3 5 1 tgatextgate2 clk 7 2 6 tgatextgate3 7 clk 8 6 tgatec0 out gnd 0.1e-12c1 8 gnd 0.1e-12vclk clk gnd pulse(0 5 10n 1n 1n 50n 100n)vd d1 gnd pwl(0n 0 20n 0 21n 5 40n 5 41n 0 80n 0 81n 5 150n 5v 151n 0 180n 0 181n 5 200n 5 201n 0 260n 0 261n 5).tran 0.1n 500n.endD F-F의 동작모습을 관찰하는 회로인데 제일 위가 CLK이고 2번째가 입력 D1 3번째 파형이 출력 파형이다. CLK이 상승엣지로 때 D1의 값이 출력으로 나오고 CLK이 상승엣지로 들어가지 않을때는 D1의 값이 변하여도 출력이 변화지 않는 파형을 관찰 할 수 있었다. 시뮬레이션 VD의 펄스파형 값이 150n인데 750n으로 나와 있는것 같아 150n으로 수정하여 시뮬레이션을 하였다.5. Lab 3-4-5 2진 down counter의 시뮬레이션.option opst=2.inc mos3.lib.global vdd gndvdd vdd gnd dc 5.subckt inverter in outmm0 out in vdd vdd pehn w=4.8u l=0.8umm1 out in gnd gnd nehn w=1.6u l=0.8u.ends inverter.subckt tgate n p in outmm0 in p out vdd pehn w=4.8u l=0.8umm1 in n out gnd nehn w=1.6u l=0.8u.ends tgate*D1FF*xinverter0 1 2 inverterxinverter1 2 5 inverterxinverter2 3 4 inverterxinverter3 clk 3 inverterxinverter4 6 out1 inverterxinverter5 out1 8 inverterxinverter6 clk 7 inverterxtgate0 3 4 8 1 tgatextgate1 4 3 5 1 tgatextgate2 clk 7 2 6 tgatextgate3 7 clk 8 6 tgatec0 out1 gnd 0.1e-12*D2FF*xinverter7 9 10 inverterxinverter8 10 13 inverterxinverter9 11 12 inverterxinverter10 out1 11 inverterxinverter11 14 out2 inverterxinverter12 out2 16 inverterxinverter13 out1 15 inverterxtgate4 11 12 16 9 tgatextgate5 12 11 13 9 tgatextgate6 out1 15 10 14 tgatextgate7 15 out1 16 14 tgatec2 out2 gnd 0.1e-12*D3FF*xinverter14 17 18 inverterxinverter15 18 21 inverterxinverter16 19 20 inverterxinverter17 out2 19 inverterxinverter18 22 out3 inverterxinverter19 out3 24 inverterxinverter20 out2 23 inverterxtgate8 19 20 24 17 tgatextgate9 12 19 21 17 tgatextgate10 out2 23 18 22 tgatextgate11 23 out2 24 22 tgatec4 out3 gnd 0.1e-12vclk clk gnd pulse(0 5 10n 1n 1n 50n 100n).tran 0.1n 2000n.endout3을 기준으로 주파수가 1이면 out2 주파수는 2이고 out1의 주파수는 4이고 clk은 8의 주파수를 가짐을 볼 수 있다.d1의 clk에 clk이 들어가고 d2의 clk에는 d1의 출력이 들어가며 d3의 clk에는 d2의 출력이 들어가는 식의카운터이다. clk이 D F-F을 하나 거칠때 마다 주파수는 1/2이 되어 주기가 2배로 늘어나고 out3 out2 out1을 순서대로 각 비트자리수 값으로 보면 down counter가 만들어지는 것을 볼 수 있다.위의 파형을 보면 3-2-1-0-7-6-5-4-3-2-1-0-7-6-5-4-3-2-1-0으로 다운 카운트가 되는것을 알수 있다.◎비고 및 고찰-. 이번 시뮬레이션은 NAND 게이트 D플립플롭 다운카운터를 설계하여서 각 논리회로의 동작을 확인하는 시뮬레이션이였다. 3~4번의 D FF과 down counter의 복잡함을 빼놓고는 우리가 이미 알고 있던 원리로 동작함을 보여주었고 특별히 lab 3-4-4 시뮬레이션 VD의 펄스파형 값이 150n인데 750n으로 나와 있는것 같아 150n으로 수정하여 시뮬레이션을 하였다.

공학/기술| 2010.08.28| 8페이지| 1,000원| 조회(282)

CMOS 논리회로, NAND 게이트의 스위칭, Lab 3-4-4 D F-F ..

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Lab 3-2 CMOS 인버터 시뮬레이션 평가A+최고예요

《설 계》디지털 집적 회로Lab 3-2 CMOS 인버터 시뮬레이션학 과 : 전자공학과입력전압의 변화에 따른 출력전압의 변화를 VTC라 하는데 일반적인 인버터의 VTC를 보면 Voh는 입력에 출력이 가질 수 있는 최고전압이 Vol은 최저전압이 인가되었을 때 출력이 가지는 안정된 값을 나타내고 Vil Vih는 입력에 대한 출력 파형의 기울기가 -1인 점이다. 인버터의 문턱전압은 입력과 출력이 동일한 값으로 주로 입력이 출력으로 값이 전달되는 기점으로 간주된다. 상호 연결선에 서로 영향을 끼쳐 잡음이 생길 수 있는데 그래서 다소간의 여유가 필요한데 이를 잡음 여유도라 한다..option post.inc mos3.lib* voltage source *vddvddgnddc=5vinvingnd.dcvin050.05* circuit *m0voutvinvddvddpehnw=2.4ul=0.8um1voutvingndgndnehnw=0.8ul=0.8u.print i(m0) i(m1).endVohVolVihVilVinv4.76V0.49V2.9V2.18V2.55V잡음여유도 NMh=4.76-2.9=1.86 NMl=2.18-0.49=1.69적당히 그래프 파형의 해당되는 지점에 점을 찍고 값을 확인하였다.n모스와 p모스의 w/l값에 따라 대칭적인 VTC값이 틀려지고 w/l값에 따라 Vinv값도 변화한다.B비에 따른 Vinv1:12:13:14:15:11.93V2.31V2.54V2.7V2.81V위의 측정 그래프 파형으로 B비가 커지면 Vinv도 커짐을 확인 할 수 가 있다..option post.inc mos3.lib*voltage source *vddvddgnddc=5vinvingnd* sweep data *.data din x+ 0.8u+ 1.6u+ 2.4u+ 3.2u+ 4.0u.enddata.dc vin 0 5 0.05 sweep data=din* circuit *m0Voutvinvddvddpehnw=xl=0.8um1Voutvingndgndnehnw=0.8ul=0.8u.print i(m0) i(m1).end하강시간과 상승시간 특성 그래프로 출력 커패시터에 Voh의 전압이 충전되어 있다 가정하면 구형파의 입력 신호에 대해 t=0에서 Mp가 차단 되므로 Mn의 동작 영역에 대해서만 고려하면 되므로 위의 그래프같이 지수함수적인 방전특성을 보인다. 충전일 때도 방전과 같은 원리로 위의 그래프 파형을 보인다.전달시간은 회로의 동작 속도를 나타내기 위한 것으로 입력신호가 통과하는 시간에서 출력신호가 통과하는 시간까지를 나타낸다. 이론적으로는 입력과 출력이 같아지는 값인 Vinv의 전압이다.전달시간도 천이시간과 마찬가지로 충방전 동작에 의해 생성 되므로 위의 그래프 파형으로 쉽게 해석을 할 수 있다.전달지연시간크기0.8u1.6u2.4u4.0u상승3n3.9n5.1n8.8n하강0.03n0.04n0.06n0.11n하강시간/상승시간 0.8u/0.8u상승0.199n하강0.1721n하강시간/상승시간 1.6u/0.8u상승0.12n하강96p하강시간/상승시간 2.4u/0.8u상승88p하강0.83n하강시간/상승시간 4.0u/0.8u상승68p하강52.77p.option post.inc mos3.lib*voltage source*vddvddgnddc=5vinvin gnd pulse(0 5 0 1p 1p 0.5n 1n).data din x+ 0.8u+ 1.6u+ 2.4u+ 4.0u.enddata* circuit *m0voutvinvddvddpehnw='x*3'l=0.8um1voutvingndgndnehnw=xl=0.8uCvoutgnd 1.0e-14.tran .001n 2n sweep data=din.print v(*) i(*).end

공학/기술| 2010.08.28| 9페이지| 1,000원| 조회(762)

충북대, 디지털집적회로설계, CMOS 인버터, lab3-2

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