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verilog 로 구현한 5tap folded filter

5tap folded filter 입니다.mux 와 counter 를 이용하여 설계하였습니다.보고서랑 verilog 코드 포함되어있습니다.

프로그램소스| 2010.08.02| 6페이지| 2,000원| 조회(216)

verilog, 필터, counter, filter, Folded, folded ..

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verilog 로 구현한 5tap transposed filter, direct filter

5tap transposed filter, direct filter의 설계, delay, area 비교각각의 설계 방식에 따른 간단한 5tap 필터의 속도 비교 보고서랑 verilog 코드 포함되어있습니다.

프로그램소스| 2010.08.02| 9페이지| 2,000원| 조회(241)

verilog, 필터, filter, direct filter, transpos..

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verilog 로 구현한 2tap high pass 필터, low pass 필터 평가C아쉬워요

high pass filter, low pass filter 의 설계, delay, area 비교각각의 설계 방식에 따른 간단한 2tap 필터의 속도 비교 보고서랑 verilog 코드 포함되어있습니다.

프로그램소스| 2010.08.02| 10페이지| 1,500원| 조회(877)

verilog, 필터, filter, Low pass filter, high p..

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carry select adder(CSA), ripple carry adder(RCA) 의 설계, delay, area 비교 [verilog]code 포함

carry select adder(CSA), ripple carry adder(RCA) 의 설계, delay, area 비교각각의 설계 방식에 따란 덧셈기의 속도 비교

프로그램소스| 2010.08.02| 13페이지| 1,500원| 조회(1,221)

verilog, adder, CSA, RCA

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Adaptive Equalizer Design

1. 기본적인 구조5tap folded 로 설계하였으며 α=1/128 , 입력(yk)=11 bit, 출력(xn) 은 17bit, Coefficient(wn) 은 9bit 로 잡았다. training mode 는 700cycle 이다.2. 설계과정 1) α & tap 처음에 quantization을 하지 않고 α 와 mse 의 연관성을 알기위해 매틀랩으로 시뮬레이션을 하였다.moduleequal_top(// ***** Inputs *****inputwireclk,inputwiresubclk,inputwirereset,inputwiresigned[ 1:0]xk,inputwiresigned[10:0]yk,// ***** Outputs *****outputwiresigned[16:0]xn);// ***** Local wire Declarations *****wiretr ;wire str ;wire[ 2:0]s;wiresigned[10:0]yk0;wiresigned[10:0]yk1;wiresigned[10:0]yk2;wiresigned[10:0]yk3;wiresigned[10:0]yk4;wiresigned[10:0]reg_yk;wiresigned[ 8:0]coeff;wiresigned[ 8:0]wn0;wiresigned[ 8:0]wn1;wiresigned[ 8:0]wn2;wiresigned

공학/기술| 2010.08.02| 9페이지| 2,500원| 조회(381)

verilog, Equalizer

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