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CMOS / CCD Sensor overview 평가A+최고예요

Camera Interface OverviewContentImage Sensor overview CMOS / CCD Sensor overview CCD VS CMOS SensorImage Sensor역할 : 아날로그 사진의 필름과 같은 역할. →필름은 플라스틱 지지체 위에 할로겐화 은과 젤라틴을 주성분으로 하는 감광유제가 도포되어 있는, 빛에 의해 반응 하는 감광제. →이미지 센서란 바로 이 필름의 빛을 변환하는 역할을 하는 감광유제와 동일한 역할을 하는 전자부품. 원리 : 필름에 도포되어 있는 감광 유제가 빛에 반응하여 잠상을 형성하듯이, 이미지센서는 피사체에서 반사된 빛에 반응하여 전기적인 영상 신호를 형성. 종류 : CCD(전자결합소자) / CMOS(금속산화물 반도체)CCD Sensor의 정의CCD(Charge Coupled Device) →전자결합소자 아날로그 신호의 샘플을 저장하는 소자. →카메라와 텔레시네에서 옵티칼 스캐닝 메커니즘으로 사용된다. 고체 촬상소자 로서 빛에 감응이 있는 반도체. 빛을 전하(Electric charge)로 변환하여 축적하고, 그 전하를 전압의 변화로 출력시킨다. →CCD는 MOS 캐패시터가 규칙적으로 배열된 구조인 반도체이다.CCD Sensor의 구성CCD Sensor의 구성 →광전변환, 전하 축적 기능, 전하 전송기능 1. 광전변환 : MOS capacitor에 빛이 닿으면, 그 세기에 따라 전하를 발생. 2. 전하축적기능: MOS capacitor의 전극에 정(+)의 전압을 가하면, 전극 밑의 P형 실리콘의 표면에 '전위의 우물'(potential well)이 만들어 진다. 광전 변환된 전하는, 이 전위의 우물에 1프레임기간 (1/30초) 동안 저장된다. 3. 전하전송기능 : MOS capacitor의 전극에 가하여 진정의 전압이 높을수록, 그 밑에 만들어지는 전위의 우물은 깊어진다. 인접한 2개의 MOS capacitor의 각 전극에, 다른 전압을 가하면 + 전극의 아래에, 깊이가 다른 전위의 우물이 만들어지는데, nergy band diagramCCD Sensor- 전하 축적전하축적 및 전송 CCD는 개개의 MOS 캐패시 터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패 시터에 저장되고 이송되는 방식 입사광이 투과되면 Depletion region에 charge가 모여 전하 검출용 증폭기로 이동한다.CCD Sensor- 전하 이동Potential well에 모인 charge는 수평방향 으로 이동한다. (gate 전압으로 조정) Out register에서 다시 수직방향으로 이동한 후 output amplifire로 이동 BUCKETS (PIXELS)VERTICAL COLUMNS of PIXELSCONVEYOR BELT (SERIAL REGISTER)MEASURING CYLINDER (OUTPUT AMPLIFIER)Rain of PhotonsShutterRain of PhotonsCONVEYOR BELT (SERIAL REGISTER)MEASURING CYLINDER (OUTPUT AMPLIFIER)Empty First Buckets in Column Into Buckets in Conveyor BeltCONVEYOR BELT (SERIAL REGISTER)MEASURING CYLINDER (OUTPUT AMPLIFIER)Empty Second Buckets in Column Into First BucketsEmpty Third Buckets in Column Into Second BucketsStart Conveyor BeltMeasure DrainAfter each bucket has been measured, the measuring cylinder is emptied, ready for the next bucket load.Measure DrainEmpty First Buckets in Column Into Buckets in Conveyor BeltNow EmptyEmpty Second Buckets in Column Into First Bucketa Tutorials 장점 수광 면적이 넓다. 실시간 처리가 가능하다. 단점 화질이 저하된다. (smear, 감광 효율저하, 블루채널에 대한 효율 저하) 전체적으로 광학적 간섭현상 때문에 스펙트럼 특성이 좋지 않은 결과가 나온다. 가격이 비싸다.CCD Sensor의 기본방식2. Full-Frame CCD Nikon MicroscopyU: Interactive Java Tutorials - Full-Frame CCD Operation 장점 수광 면적이 넓다. 기계셔터가 빛을 가려줘서 smear 를 막는다. 단점 기계셔터의 성능만큼으로 CCD의 스피드도 느려지며 실시간 전송이 불가능하다. 간섭현상으로 부작용 발생. 가격이 비싸다.CCD Sensor의 기본방식3. Interline CCD 특징 빛을 받아들이는 부분과 전송하는 부분이 하나의 면에 구분되어 존재하며 전송부는 광학적으로 차단되어 있다. 장점 수광부가 수광전용으로 최적화되어 각각의 셀에 대한 효율은 매우 높고 블루채널에 대한 반응이 좋다. 단점 CCD의 절반만을 수광부로 사용함으로 인해서 전체적인 효율이 떨어지는 결과가 나온다. 현재는 각 셀 앞에 마이크로 렌즈를 추가해서 전송부 쪽으로 가는 빛을 수광부 쪽으로 몰아주고 있다.CCD Sensor의 비교FF, FT VS IFCCD Sensor의 전하 전송보충자료 1Vertical Smear란? 원인 밝은 물체나 광원을 촬영할 때 주로 발생. 입사광이 수직 shift register에 직접적으로 누설되거나, 광전소자에 축적돤 전하가 넘쳐 흐를 때 발생 현상 물체나 광원의 상하에 수직 줄무늬가 발생. 해결방안 HAD Sensor를 사용HAD Sensor보충자료 2블루채널 원인 : 빛이 과도하게 집중되면서 발생그외의 화상왜곡블루밍(Blooming) : 화면에 부분적으로 특별히 강한 빛(전구, 태양)이 들어올 때 밝은 부분 주위로 꽃이 피듯이 신호가 넓게 퍼지는 현상으로서, 신호 전자가 너무 많아서 한 화소에 담아둘 수 없어서 넘치기에서 불량으로 처리되므로 원가에 부담을 주게 된다. 조립 Line의 청정도가 관건이다.색코드 인식CCD 상의 각 픽셀은 실제로는 농도차이가 있는 흑백만을 판단. 색필터를 CCD위에 위치시켜 놓게 되면 각 픽셀은 색상을 인식. 색필터를 씌운다. CCD 상의 R, G, B 배치 실제 모델CMOS Sensor의 정의CMOS Seensor 란?? 각 수광소자에 CMOS 트랜지스터가 집적되어 있어, 각 수광소자가 받는 빛의 양을 직접 전하로 변환 시켜주며, 앞서 CCD 방식은 각 전하의 양을 읽기 위해, 각 수광소광에 저장된 전하를 이동시키는데 반해, CMOS 방식은 각 수광소자에 저장된 전하를 판별기(Sense-amplifier)에 의해 직접 그 양을 측정한다.CMOS image sensor의 Pixel구조1-Tr Structure(수동형) 1 pixel을 구성하는 요소가 MOSFET 1개, PhotoDiode 1개로 구성 장점 동일한 pixel size에 대해서 2 ~ 4TR 구조의 pixel 보다 수광부 면적을 크게 할 수 있다. 단점 1. signal readout시 noise level이 대략 250 e- [r.m.s] 정도로 매우 큼 2. parastic capacitance의 영향을 많이 받음 Fixed Pattern Noise (FPN)가 큼CMOS image sensor의 Pixel구조3-Tr Structure (능동형) 목적 1 Tr 구조가 가지고 있는 parastic capacitance에 의한 noise를 제거 특징 Pixel 내에 source follower를 삽입한 구조 단점 1 Tr 구조에 비해 상대적으로 fill factor가 낮으며, parastic capacitance에 의한 noise 제거를 위해서 삽입된 source follower의 pixel간 threshold voltage uniformity에 따라 noise가 발생할 소지가 증가CMOS image sensor의 Pixel구조3-Tr Structure의 동작원리 ste이 ON state가 되면 column 쪽으로 data가 readout step 6. Reset Tr이 ON 되면서 reset Tr의 source node potential이 VDD가 된다. step 7. step 1. ~ step 6.이 반복CMOS image sensor의 Pixel구조4-Tr Structure 목적 Readout noise 억제를 위해 1980년대에 일본의 Hamamatsu가 제안한 구조 단점 출력단을 floating diffusion node를 이용하므로 image lagging이 발생할 소지가 높음.  3-Tr 구조와 마찬가지로 pixel내에 존재하는 Tr들의 threshold voltage uniformity에 따라 noise가 발생할 소지가 높으며, 1pixel당 Tr수가 상대적으로 다른 구조에 비해 많기 때문에 fill factor가 낮다. 해결방안 photo-diode 상단부에 photo-gate라는 전극을 올려 축적된 signal을 output floating node로 transfer가 잘 되도록 도움을 주기 위한 구조CMOS image sensor의 Pixel구조동작원리 step 1. Reset Tr이 ON 되면서 output floating diffusion node potential이 VDD가 된다. 이때 reference value를 detection step 2. 외부에서 수광부인 photo-diode에 빛이 입사, 이에 비례하게 E H P가 생성 step 3. Photo-gate에 bias가 인가되면 생성된 신호전하들은 transfer Tr의 source 로 전달이 잘 되도록 photo-gate 하단부의 표면으로 이동. step 4. photo-gate 하단부 ~ Transfer Tr의 source node의 potential이 생성된 신호전하의 양에 비례 step 5. Transfer Tr이 ON이 되면 축적된 신호전하는 floating diffusion node로 전달되게 되며 전달된 신호전하량에 비례하

공학/기술| 2007.06.20| 71페이지| 20,000원| 조회(2,542)

CMOS, ccd, sensor, 이미지 센서

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[공학]BASIC GATES (예비보고서)

(논리회로 실험)실험 3. BASIC GATES(예비 보고서)5조학부 : 전자공학부학번 : 200020325이름 : 류병철제출일 : 2005. 9. 30.1. 배경이론*논리값에는 0(false)과 1(true)이 있다.기본게이트(gate)에는 모든 입력이 1일 때 출력이 1이 되는 AND 게이트, 1개의 입력이라도 1이면 출력이 1이 되는 OR 게이트, 입력과 반대의 출력이 나오는 NOT 게이트들이 있다. 가지 종류의 게이트만으로 기본게이트들을 구성할 수 있는 게이트를 만능 게이트 (Universal Gate)라고 하고 NAND와 NOR 게이트가 있다. 홀수개의 1이 입력될 때 출력이 1이 되는 게이트를 EOR 라고 하고, 짝수개의 0이 입력될 때 출력이 1이 되는 게이트를 ENOR라 한다. 그 외에 논리값은 변하지 않으나 전류값만 증폭되는 버퍼(Buffer)가 있다.*논리게이트 (Logic Gate) ???????????논리회로의 입력이나 출력은 그림1-1과 같이 논리 0 또는 논리 1로 표현한다.논리 0논리 1거짓(False)참(TureOffOnLowhighOpenCloseNoYes논리 0과 논리 1은 다음 표와 같이 다른 방법으로도 표현한다?? 표 2-1디지탈 시스템에서 논리 0은 0∼0.8 V, 논리 1은 2∼5 V범위의 전압을 의미한다.? ????(a)?????????????????????????????????? (b)그림1-1 (a) 2진수와 전압과의 관계 ?(b) 일반적인 디지털 신호와 2진수의 관계1? NOT 게이트 ?????????? ???NOT 게이트는 인버터(inverter)라고도 한다. 이 게이트는 한 개의 입력과 한 개의 출력 만 가지며, 출력은 입력의 반대 상태가 된다. 그림 1-2 (a), (b)는 NOT 게이트의 표준 심벌과 진리표이고, (c)와 같이 스위치 A가 0이면 램프 Y는 켜지고 1이면 꺼진다.그림 1-3은 인버터의 역할을 하는 기본 트랜지스터 회로이다.입력출력AY0110(a) NOT 회로의 심벌?????? (b) NOT 트?4 유니버설(Universal) 게이트 ?????? ??????NAND 게이트와 NOR 게이트는 각기 그 한가지 종류의 게이트만으로도 NOT, AND, OR 게이트를 실현할 수 있으므로, 어떠한 디지털 회로도 구성할 수가 있다. 그런 의미에서 만능하다는 뜻으로 유니버설 게이트라고 부른다.?5. NAND 게이트 ??????????????입? 력출?? 력A?? BAND? NAND0?? 00?????? 10?? 10?????? 11?? 00?????? 11?? 11?????? 0(a) AND-NOT회로(b) NAND 게이트 심벌그림 1-8은 NAND 게이트의 심벌과 진리표이다. NAND 게이트는 모든 입력이 1 일 때, 출력이 0 이 된다.그림 1-8 NAND 게이트?그림 1-9는 NAND 게이트만으로 NOT, AND, OR를 실현한 구성이다.NOT 게이트는 NAND게이트의 2입력을 한데 묶은 것이고, AND게이트는 NAND에 NOT을 취해 얻는다.OR게이트는? 2개의 NOT출력에 NAND를 취하여 얻는다.그림 1-9 NAND 게이트로 NOT, AND, OR 구성?6. NOR 게이트 ??????????????입? 력출? 력A?? BOR??? NOR0?? 00?????? 10?? 11?????? 01?? 01?????? 01?? 11?????? 0(a) OR-NOT회로(b) NOR 게이트 심벌그림 2-10은 NOR 게이트의 심벌과 진리표이고, 입력이 모두 0일 때에 출력이 1이 된다. 그림 2-11는 NOR 게이트만 가지고 NOT, OR, AND를 구성한 것이다.그림 1-10 NOR 게이트?그림 1-11 NOR 게이트만의 NOT, OR, AND 실현?7. ??EOR 및 ENOR 게이트 ??????????????????(1) EOR(Exclusive OR) 게이트 와 ENOR(exclusive NOR) 게이트 ?????EOR(또는 XOR) 게이트는 2개의 단자 입력값이 서로 다를 때만 출력이 1이 되므로 배타적(exclusive)이란 용어를 사용하게 되었다. 그림 현은 주로 EOR 게이트에 NOT게이트를 추가하여서 한다.?그림 1-14 ENOR 게이트의 실현?8. wired Logic? ?????????????대부분의 집적회로에서 NAND 또는 NOR 게이트들을 볼 수 있으며, 실질적으로 NAND와 NOR 게이트만의 논리 설계는 매우 중요하다. 어떤 경우에는 NAND 또는 NOR 게이트가 출력이 2이상 선으로 연결되어 wired-logic을 형성한다. TTL의 경우 open 컬렉터 NAND 게이트가 외부의 전원과 저항이 같이 연결되어 AND 연산을 수행하는데, 이것을 wired-AND 라고 한다.그림 1-15 TTL 의 wired-AND?2 개의 NAND 게이트로 수행되는 그림 1-15의 wired-AND는 게이트 중간에 연결점이 단지선의 연결 뿐으로 AND 역할을 수행한다. 즉 AND-OR-INVERT로서 동작한다.이와 비슷하게 그림 1-16에서 ECL게이트의 출력은 선으로만 연결해줌으로서 OR의 역할을 수행함으로, OR-AND-INVERT 로 동작한다.즉 출력 Y는이 된다.그림 1-16 ECL의 wired-OR?그림1-17 디지탈 논리 게이트?그림 1-18 TTL 논리 게이트 핀 배치도** 자료출처**서울산업대학교 전기 정보 공학부 자료실.Digital Design _ Wakerly디지털 논리 회로 실험 _ 김동원외.2. 1. 실험 방법 (1)에서처럼 2-input gate를 이용하여 3-input OR, NAND, NOR gate를 실험하려 한다. 각각의 logic diagram을 그려라.3-input OR gate 3-input NAND GateINPUTOUTPUTABCDLLLHLLHHLHLHHLLHLHHHHLHHHHLHHHHLINPUTOUTPUTABCDLLLLLLHHLHLHHLLHLHHHHLHHHHLHHHHHTruth tableINPUTOUTPUTABCDLLLHLLHHLHLHHLLHLHHHHLHHHHLHHHHL3-input NOR gate2. 실험 (3)의 logic diagram에서 출력 X, Y, Z에 대한산같이 비트연산을 하는데AND연산은 비트끼리 비교해서 둘 다 1이면 1로 만들고 다른 경우에는 모두 0으로 만든다OR연산은 비트끼리 비교해서 둘 중 하나가 1이면 1로 만들고 둘다 0일 경우에는 0으로 만들 수 있다. XOR연산은 비트끼리 더해서 둘 중 하나가 1일 경우에만 1로 만들고 둘다 1 또는 0일 경우에는 0으로 한다.예를 들면....11111111 XOR 00000000 -> *************000 XOR 00000000 -> 11*************0 XOR 11111111 -> 00001111지금부터 회로를 설계로 구현해보면..먼저 논리식을 이용해 보자.이식을 드모르간 법칙을 이용해야 한다(NAND gate로만 구성하므로 inverter 형식을 빌린다)이를 이용해 회로를 설계하면..(NAND gate 5개로 회로를 구현할 수 있다)5. 논리소자(IC chip)을 제작하는 방법에는 DCTL, RTL, RCTL, DTL, TTL, ECL 등이 있다. 각각에 대해 설명하라==> ①DCTL (Direct Coupled Transistor Logic)RTL 회로에서 베이스(Base)저항을 제거한 것으로 기본 동작은 RTL과 같다.아래 그림은 DCTL NOR gate로 이 게이트에서는 npn 트랜지스터가 콜렉터를 공유하므로 이들 트랜지스터를 하나의 n영역에 집적 시킬수 있게 된다. 따라서 DCTL은 트랜지스터를 위한 isolation pocket과 저항을 위한 isolation pocket을 필요로 하며, 더구나 회로에 쓰이는 모든 저항을 한 pocket에 집적시킬수 있으므로, 집적도의 측면에서 매우 유리한 개념이다.DCTL 회로는 저전압 전원(1.5V)에 의한 동작이 가능하며, 전력소모가 작은 장점이 있다. 단점으로는 전류 hogging현상(트랜지스터의 특성치가 있으면 베이스-에미터간의 전압강하가 가장 적은 트랜지스터로 잔류의 대부분이 흘러 트랜지스터의 정상동작을 방해하는 현상)이 있다.그림 (a) 그림(b)(그림 자료출처 : Universitle) TR이라고 한다.⑥ ECL(Emitter Coupled Logic)기본적으로 OR/NOR의 기능을 하며, 일명 (CML : Current Mode Logic) 이라고도 한다.특성을 알아보면 비포화형이므로 동작속도가 논리게이트 중에서 가장 빠르다. 서로 상보 관계가 있는 출력을 얻는다.6. open-collector type의 IC에 대해 설명하고 pull-up 저항에 대해 알아보라.==>설명하기 전에 지금부터 TTL이라는 용어가 나오는데 흔히 Logic을 설계하는데 TTL과 CMOS를 사용하는데 이를 구분할 필요가 있을 듯하다.-MOSFET (Metal Oxide Semiconductor Field-Effect Transister)의 일종이다흔히 TR은 제작방법에서 BJT와 JFET로 구분하는데 이에 대한 자세한 설명은 이미 예비 보고서 1,2에서 언급했으므로 있다는 정도로만 확인하겠다.보통 MOSFET에는 P채널 MOSFET과 N채널 MOSFET이 있다.각각의 타입에 장단점이 있는데, CMOS는 P타입 MOSFET 1개와 N타입 MOSFET 1개를 합쳐논 형태로 구성되어있으며, swithcing Logic을 가지는 트랜지스터입니다.-TTL(Transister Transister Logic)디지털 논리회로의 일종으로 트랜지스터와 트랜지스터를 직접 연결하여 구성합니다.기본회로는 NAND게이트로 이루어져 있으며 소비전력이 적고 고속동작이 가능하다는 특징이 있다.CMOS라 하면 반도체 소자를 말하는 것이고, TTL이라 하면 논리회로를 지칭하는 것이 일반적인 표현입니다. 다시 말해 CMOS가 TTL보다 더 작은 단위의 표현이라 하면 될 것 같다.예를 들어 HCT(High Speed C-MOS TTL)라는 TTL은 CMOS를 이용해 만든 고속의 TTL입니다이제 본론으로 들어가면 트랜지스터와 트랜지스터를 연결하여 만드는 TTL에서 개방 컬렉터 (OC : open collector)를 사용하여, 이들을 묶으면 특정 논리를 수행하는 기능으로 사용할 수 있게 한다. T)

공학/기술| 2007.06.20| 24페이지| 3,000원| 조회(417)

전자회로, 실험보고서, 논리회로, Basic Gates

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트랜지스터 증폭기의 기본 구조와 특성 (결과보고서)

BJT 트랜지스터의 세가지 주요 특성회로인 이미터 공통 증폭기, 베이스 공통 증폭기, 컬렉터 공통 증폭기의 주요 특성을 확인하고 전자회로에서 배웠던 다음의 사항을 실험으로 확인해 보고자 한다.1.베이스 공통 증폭기 : 이미터 전류를 입력으로 하고 컬렉터 전류를 출력으로 하는 구성으로 전류 증폭은 이루어지지 않는다. 거의 1에 가깝다고 말할 수 있다. 그 이유는 베이스로 나가는 전류가 매우 작아 근사 적으로 0으로 간주한다면 전류 이득은 결국 1이 된다. 그러나 부하저항의 크기에 따라 전압증폭은 이루어 질 수 있다.2.이미터 공통 증폭기 : 베이스를 입력으로 하고 컬렉터 전류를 출력으로 하는 구성으로 전류증폭이 이루어 진다. 보통 컬렉터 전류가 베이스 전류의 99배이므로 99배의 전류 이득을 얻을 수 있다. 그 이유는 베이 스 공통 증폭기와는 반대로 작은 입력전류인 베이스 전류가 컬렉터 단자를 통과 하면서 대략 β배 정도의 전류 이득을 얻는다. 보다 구체적인 이유는 트랜지스터의 물리적인 특성인 PN junction 과 NP junction을 언급해야 하는 관계로 생략하겠다. 다만 베이스의 작은 전류로 트랜지스터의 전류 이득을 결정한다는 사실 을 이번 실험을 통해 확인해 보겠다.3. 켈럭터 공통 증폭기 : 2번의 이미터 공통 증폭기와 비슷한 특성을 보이므로 반복되는 듯 해 생략하겠다.이상의 내용을 바탕으로 실험을 분석하는데 집중하겠다.실험 1. 이미터 공통 증폭기의 설계 및 특성 측정1) 실험 1-1-1 : 트랜지스터의 특성 측정 및 전류 이득, Early 전압 측정==> 1-1-1 실험은 CURVE TRACER 기가 없어서 실험을 수행할 수 없었습니다..이론값을 이용해 결과를 분석하니 사실상 실험 데이터와 맞지 않아 다른 실험조의 데이터를 얻어다음의 실험을 분석 하였습니다..( β=173, VA=303V)2) 실험 1-1-2 : 증폭기의 설계실험 과정 1-1-1의 측정 결과를 이용하여 아래의 회로 1을 컬렉터 공급 전압, 컬렉터 바이어스 전류, 부하 저항으로 두겠다..(R1=143KΩ, R2=7.5KΩ)3) 실험 1-1-3 : 이미터 공통 증폭기의 특성 측정회로 1의 이미터 공통 증폭기에서의 삼각 함수 파형 발생기와 오실로스코우프를 이용하여 다음의 증폭기 특성을 측정한다.==> 실험시 Bias current 가 1mA 가 되도록 설정하도록 요구하고 있으나, 실제 회로를 설계한 후 측정을 해 보니 약 0.02mA 로 측정되었다. 트랜지스터는 전압보다는 Bias current 로 회로가 작동하고, 또한 전류 이득이나 전압이득이 결정되므로 바이어스 전류를 실험에서 요구하는 값을 유지하기 위해 VCC=25.5V 로 설정한 후 실험을 수행했으며 이를 바탕으로 보고서를 작성하였습니다.(1) 입력 저항이미터 공통 증폭기,(실험값)(예비 보고서값)==>예비 보고서의 시뮬레이션과 대략 400Ω 정도의 오차가 발생했다. RK 가 가장 큰 차이를 보였는데 입력저항으로만 보면 그리 큰 차이는 아니지만 시뮬레이션과 비교해서 오차가 발생한 원인은 아마도 직류 전압원이 너무 커서 그런 것 같다. 사실 이보다 더 클 수도 있지만 여러번 회로를 다시 구성해서 예비 보고서와의 오차를 줄일 수 있었다.(2) 전압 이득이미터 공통 증폭기의 입?출력 전달 특성이 직선의 기울기가 이미터 공통 증폭기의 전압 이득이다.전압 이득 :(실험값)(예비보고서 값)==>1번과 같은 이유로 인한 것 같다..(3) 전류 이득,,] (실험값)(예비보고서 값)(4) 출력 저항이미터 공통 증폭기 (출력 저항 측정을 위해 부하에를 연결한 전달 특성)(를 연결하지 않은 전압 이득),(를 연결한 전압 이득).==>내용 정리처음에 이미터 공통 증폭기는 전류이득과 전압 이득을 얻을 수 있다고 배운 내용을 적용하기로 했다.실험값을 정리해 보면 전류이득은 81, 전압이득은 120으로 측정되었다.(단위생략)이를 통해 전류 증폭과 전압 증폭을 확인했다.실험 2. 베이스 공통 증폭기의 설계 및 특성 측정1) 실험 1-2-1 : 베이스 공통 증폭기의 설계실험 과정 1-1-1의 측정 결과를 이용하고 다시 설계한다.회로 2. 베이스 공통 증폭기==>예비 보고서의 값의 결과 (,,)2) 실험 1-2-2 : 베이스 공통 증폭기의 특성 측정회로 2의 베이스 공통 증폭기에서의 삼각 함수 파형 발생기와 오실로스코우프를 이용하여 다음의 증폭기 특성을 측정한다.(1) 전압 이득베이스 공통 증폭기의 입?출력 전달 특성이 직선의 기울기가 베이스 공통 증폭기의 전압 이득이다.전압 이득 :(실험값)](예비보고서 값)==>전압이득이 오차가 발생한다는 것은 Load 저항에서 오차가 발생했다고 생각할 수 있다.이를 알아보기 위해 저항을 바꾸어 가며 측정을 해 보았다. 저항이 클수록 전압이득이 증가한다는 것을 확인함으로서 출력단의 저항에 의해 실험자가 임의로 전압이득을 변화시킬 수 있다는 사실을 알게 되었다.(2) 전류 이득베이스 공통 증폭기의 입?출력 파형,](실험값)](예비보고서 값)(3) 입력 저항베이스 공통 증폭기,(실험값),(예비보고서 값)==>오차가 거의 없었다. 베이스 공통 증폭기에서는 바이어스 전류가 0.98mA 로 VCC=15V를 유지한 상태에서 실험을 수행했더니 원한 값이 나온 것 같았다.(4) 출력 저항베이스 공통 증폭기 (출력 저항 측정을 위해 부하에를 연결한 전달 특성)(를 연결하지 않은 전압 이득),(를 연결한 전압 이득)==>내용정리오차가 없었다. 전류이득이 1에 가깝다는 사실을 확인 할 수 있는 좋은 결과이다. 이론적으로 트랜지스터에서 베이스 전류가 컬렉터나 이미터 전류에 비해 매우 작다는 사실을 실험값으로 알 수 있었다. 또한실제로 실험을 통해 얻은 β=173 값을 추측할 수 있었다.이로서 베이스 공통 증폭기는 전류이득이 없고 전압증폭만 존재함을 확인 할 수 있었다.실험 3. 컬렉터 공통 증폭기의 설계 및 특성 측정1) 실험 1-3-1 : 컬렉터 공통 증폭기의 설계실험 과정 1-1-1의 측정 결과를 이용하여 아래의 회로 3의 컬렉터 공통 증폭기를 컬렉터 공급 전압, 컬렉터 바이어스 전류, 부하 저항으로 두고 다시 설계한다.회로 3. 컬렉터 공통 증폭 3의 컬렉터 공통 증폭기에서의 삼각 함수 파형 발생기와 오실로스코우프를 이용하여 다음의 증폭기 특성을 측정한다.(1) 전압 이득컬렉터 공통 증폭기의 입?출력 전달 특성이 직선의 기울기가 베이스 공통 증폭기의 전압 이득이다.전압 이득 :(실험값)](예비보고서 값)==>거의 오차가 발생하지 않았다(2) 전류 이득컬렉터 공통 증폭기의 입?출력 파형,](실험값)](예비보고서 값)==>이미터 공통 증폭기 보다는 작지만 전류증폭이 발생함을 알 수 있다.(3) 입력 저항컬렉터 공통 증폭기,(실험값)(예비보고서 값)==>오차가 매우 컸다. 이미터 공통 증폭기와 마찬가지로 바이어스 전류를 잡는데 실패했다.이미터 공통증폭기와 같이 VCC=24V로 올려야 만이 바이어스 전류가 만족해 실험을 수행했더니 data의 신뢰가 많이 떨어졌다.(4) 출력 저항컬렉터 공통 증폭기 (출력 저항 측정을 위해 부하에를 연결한 전달 특성)**(를 연결하지 않은 전압 이득),(를 연결한 전압 이득),(실험값)****(를 연결하지 않은 전압 이득),(를 연결한 전압 이득)(예비보고서 값)**==>1번의 전압이득이 약간 미심쩍어 예비보고서의 시뮬레이션과 비교를 해 보았다. 예비 보고서에서는 Load 저항을 47Ω으로 했을 때의 결과이다. 실험에서는 100Ω을 사용했는데 출력단의 저항의 크기에 따라 전압이득이 달라지고 특히 출력저항이 클수록 전압이득이 증가한다는 사실을 알 수 있었다.==>내용정리컬렉터 공통 증폭기는 베이스 증폭기와 유사한 결과를 나타냄을 알 수 있다. 다만 전류이득이 약간 달라지는데 이는 수식으로도 알 수 있지만 BJT 트랜지스터의 물리적 특성의 관점에서 개략적으로 접근한다면 pnp 접합을 기준으로 보면 이미터에서 베이스 영역으로 주입되는 소수 캐리어의 양과 베이스에서 컬렉터 영역으로 빨려 들어가는 소수 캐리어의 차이로 인해 전류 이득의 차이가 발생한다.(1) 회로 1, 2, 3 증폭기의 소신호 등가 회로를 구하여 전압 이득, 전류 이득, 입력 저항, 출력 저항 등을 구하고 실험 결과와실험값과 소신호 등가회로로 계산한 값과는 약간의 오차가 존재했다.회로를 설계할 때 먼저 올바른 저항값의 결정이 선결 되어야 하는데 이번 실험에서는 계산한 저항값으로 나온 data가 바이어스 전류를 올바로 control 하지 못하는 문제가 야기 됐다. 이를 해결하기 위해서는 저항을 다시 설정해서 data 를 구해야 하나 실험의 편의를 위해 임의의 직류 전압원을 올려서 오차가 발생하는 주요한 원인이 되었던 것 같다. 또한 동작점을 설정하고 실험을 수행해야하나 동작점이 정확하게 잡히지 않아 결과 역시 불안정 한 것 같다.② 회로 2베이스 공통 증폭기의 소신호 등가 회로 소신호 parameter,,,,,==>베이스 공통 증폭기가 세 가지 실험에서 가장 정확하게 수행된 것 같다. 물론 트랜지스터의 특성상 공통베이스에서는 오차가 훨씬 줄어들지만 두 번째 실험은 처음의 실수를 통해 동작점과 바이어스 전류를 비교적 정확하게 잡고 실험을 마칠 수 있었다.③ 회로 3컬렉터 공통 증폭기의 소신호 등가 회로 소신호 parameter,,,,,==>컬렉터 공통 증폭기의 결과 역시 처음 실험과 비슷한 시행착오를 겪어 다소 오차가 발생한 것 같다.(2) 실험 1-1-1에서 구한 트랜지스터의값과값을 이용하여 회로 1, 2, 3의 특성을 Electronics Workbench로 구하고 실험 및 앞에서 구한 계산 결과와 비교한다.① 이미터 공통 증폭기 회로이미터 공통 증폭기,이미터 공통 증폭기의 입?출력 전달 특성이 직선의 기울기가 이미터 공통 증폭기의 전압 이득이다.전압 이득 :(출력 저항 측정을 위해 부하에를 연결한 전달 특성)(를 연결하지 않은 전압 이득),(를 연결한 전압 이득)이미터 공통 증폭기의 입?출력 파형,,② 베이스 공통 증폭기베이스 공통 증폭기,베이스 공통 증폭기의 입?출력 전달 특성이 직선의 기울기가 이미터 공통 증폭기의 전압 이득이다.전압 이득 :(출력 저항 측정을 위해 부하에를 연결한 전달 특성)(를 연결하지 않은 전압 이득),(를 연결한 전압 이득)베이스 공통 증폭기의성

공학/기술| 2007.06.20| 16페이지| 4,000원| 조회(967)

전자회로, 실험보고서, 논리회로, 트랜지스터 증폭기

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RAM에 대한 이론과 실험 예비 보고서

**배경이론**CPU의 주된 임무는 데이터를 원하는 대로 처리하고 생성, 변환하여 다른 장치로 입출력을 하는 것이다. 작업해야 할 데이터는 저장장치로부터 불러들여지고 CPU로 보내져야 처리된다. 이때 빠른 CPU의 속도에 맞추려면 저장장치에서 데이터를 가능한한 빠르게 입출력해야한다. 하지만 저장장치인 디스크가 아무리 빨라도 CPU 속도에 맞추기란 어렵다. 따라서 데이터를 빠르게 입출력하기 위해선 그것을 불러들여 CPU 처리에 어느정도 보조를 맞출 영역이 필요하다. 그 영역이 바로 메모리이다.흔히 메모리를 램(RAM)이라는 명칭으로 간편하게 말하는데 램은 Random Access Memory의 약자이다. 컴퓨터에서의 램은 메인보드에 설치되는 것 뿐만아니라 각각의 개별장치(예를 들어 그래픽카드, 사운드카드)에 따로 설치되기도 하기 때문에 메모리를 단순하게 램으로 부르는 것은 무리다. 다만, 편의상 대부분의 PC 사용자가 이해하는 명칭으로 생각하고 이하 메모리를 램이라 하고 설명하겠다.램(RAM)의 성능 구분과 DRAM, SRAM일반적으로 램의 성능을 크기로 비교하기 때문에 용량이 클수록 좋다는 것을 알고 있다. 만일 성능을 비교하려는 램들이 서로 용량이 같다면 어떤 부분으로 성능의 차이를 두어야 할까? CPU에서 보았듯이 컴퓨터는 궁극적으로 처리 속도를 중요시한다. 메모리에서 데이터를 읽고 쓰는 속도가 떨어지면 아무리 CPU가 속도을 낸다해도 전체적인 컴퓨터 속도는 빨라질 수 없다. 처리하려는 데이터의 입출력이 빨라야만 CPU의 빠른 속도를 실감할 수 있다.램도 CPU처럼 빠른 속도를 요구한다. 따라서 램도 속도에 따라 성능을 구분한다. CPU는 Mhz라는 동작 주파수 크기로 성능이 구분되는데 램은 ns(nano ; 나노)라는 단위로서 속도을 구분한다. 나노는 10억분의 1초을 뜻하는 것으로서 만일 같은 용량의 램이 두 개가 있는데 하나는 70ns이고 다른 것은 60ns라면 같은 데이터을 읽고 쓰는데 걸리는 시간이 앞에 것은 10억분의 70초이고 뒤에 것은 10억분의 60초라는 뜻이 되므로 나노가 작으면 작을수록 램의 속도가 빠르다는 것을 뜻한다.반도체관련 기사나 뉴스에서 보면 무슨 무슨 메가 DRAM을 개발했다는 내용을 많이 들을 수 있을 것이다. 통상 램이라고 부르는 것은 거의 모두가 DRAM를 칭한다고 봐도 된다. DRAM은 Dynamic RAM(다이내믹 램)을 줄여서 부르는 용어로 백만분의 몇 초마다 리플래쉬(reflash-이를 테면 재충전)를 해 주어야만 거기에 있는 내용이 유지된다. 그와 달리 램의 또 다른 종류인 SRAM(Static RAM ; 스태틱 램)은 리플래쉬 없이도 그 내용이 유지가 되기 때문에 SRAM이 DRAM보다 반응 속도가 더 빠르다. 따라서 SRAM은 CPU 안이나 바깥에 있는 L1, L2 캐쉬램처럼 CPU와 긴밀하고 더 빠르게 데이터 주고받을 수 있는 장치로 많이 활용된다.RAM의 종류RAM(Random Access Memory)RAM은 이름 그대로 메모리의 어떤 부분이건 간에 자유롭게 데이터를 읽고 쓸 수 있는 메모리를 말합니다. 전원이 꺼지면 안에 들어 있는 내용은 모두 지워지는 메모리입니다. 사실 이것도 크게 나누면 SRAM 계열과 DRAM 계열로 나뉩니다.SRAM(Static RAM)SRAM은 Static이라는 말 그대로 정적인 RAM을 말합니다. 여기에서 정적이라는 말은 한번 데이터가 저장이 되면 따로 전기의 추가 충전이 없이도 데이터가 유지된다는 것을 말합니다. DRAM의 경우 따로 충전 회로를 두어 특정한 주기마다 전기의 충전을 해주지 않으면 데이터의 손실이 발생하지만 SRAM은 그러한 걱정을 전혀하지 않아도 됩니다.SRAM은 DRAM과 달리 데이터 보존을 위해 충전을 해줄 필요가 없어 그만큼의 시간을 벌 수 있고 그로 인해 현재 사용되는 RAM중에서는 가장 빠른 속도를 냅니다. 다만 이렇게 빠른 SRAM을 두고 DRAM을 주 메모리로 쓰는가 물으면 '경제적인 이유'라고 할 수 있습니다. SRAM에 들어가는 원료자체가 DRAM보다 고가인데다 같은 용량이라면 DRAM에 비해 SRAM은 덩치가 4배나 더 큽니다. 보통 SRAM은 돈에 전혀 구애되지 않으면서 최고의 안정성을 구현해야 하는 군사용 장비나 빠른 속도를 낼 필요가 있는 CPU내의 2차 캐시 메모리에 이용됩니다. SRAM은 예전에는 동기식/비동기식 SRAM을 사용했지만 최근에는 PBSRAM(Pipeline Burst SRAM)이라는 빠른 SRAM을 사용합니다. 펜티엄 II/III에도 이 PBSRAM이 사용됩니다.DRAM(Dynamic RAM)DRAM은 SRAM과 달리 데이터를 유지하기 위해서는 특정 주기마다 충전(Refrash)를 해주어야 하는 메모리입니다. 그리하여 이름도 동적 메모리인데 충전을 해주지 않으면 데이터를 잃어버리게 되는 단점이 있습니다. 이러한 것을 방지하기 위해 구조가 좀 복잡한 충전 회로를 달아줍니다. 이렇게 귀찮은 충전 회로를 달아야 하고 속도도 SRAM보다 느린데 굳이 DRAM을 쓰는 이유는 가격에 있습니다. 충전 회로를 다는 비용이 훨씬 더 싸게 먹히므로 가격적인 이점이 있으며 전력 소비량도 SRAM보다 적습니다. 이러한 여러 가지 사정으로 인해 현재까지도 DRAM이 컴퓨터의 주 메모리로 자리하고 있는 것입니다.FPRAM(Fast-Page RAM)일반적으로 Normal RAM으로 불리우는 것으로 이 이전에는 그냥 Page RAM도 있었지만 이것의 속도를 좀 개선한 메모리가 FPRAM입니다. 보통 386/486때 사용된 메모리이고 펜티엄 초기 때까지도 사용되었습니다. 그러다 점점 EDORAM에 자리를 내어주게 됩니다.EDORAM(Extended Data Output RAM)EDORAM은 FPRAM에 일종의 캐시 기법을 추가한 메모리입니다. 데이터를 유지하는 기능을 부여하여 동작 시간을 단축시킨 것인데 쓰는 속도는 FPRAM의 속도와 같지만 읽기 작업시에는 최대 30%까지 더 빠른 속도를 낼 수 있습니다. 그러면서도 비용 향상은 거의 없어 FPRAM이 차지하고 있던 자리를 빨리 점령하게 됩니다. EDORAM은 70ns부터 50ns까지의 속도를 가집니다.SDRAM(Synchronous DRAM)SDRAM 칩의 모습.SDRAM은 FPRAM과 EDORAM의 문제점을 해결하기 위해 출시된 메모리입니다. 기존의 FPRAM과 EDORAM은 CPU보다 낮은 클럭에서 동작하게 되어 점점 고속화되는 CPU속도에 따라가기에는 역부족이 되었습니다. 이로 인해 병목 현상이 생기게 되는데 이러한 현상을 막기 위해 CPU의 클럭과 메모리의 클럭을 같게 하는 메모리를 만들게 됩니다. 이것이 SDRAM입니다.SDRAM은 기본적으로 CPU의 클럭수와 동일하게 동작합니다. 예를 들어 CPU가 셀러론이라면 그의 클럭수인 66MHz에 맞게 메모리가 동작하게 됩니다. 속도는 12ns, 15ns짜리도 있지만 이것은 CPU 클럭이 100MHz인 경우에는 제대로 동작하지 않습니다.100MHz의 클럭에서 SDRAM이 동작하려면 10ns정도의 속도가 필요로 하게 되고 이러한 기준으로 만들어진 메모리가 PC100이라 불리는 것입니다. 최근에는 133MHz 클럭을 가지는 CPU가 나오게 되어 이 클럭을 따르는 7.5ns짜리 PC133 메모리도 출시되고 있습니다.EDRAM(Enhanced DRAM)이것은 좀 특이한 형태의 메모리로 DRAM과 SRAM을 혼합한 형태의 메모리입니다. 2KB의 15ns로 동작하는 SRAM과 4MB정도의 35ns의 DRAM을 섞은 메모리인데 상당한 성능 향상을 가져옵니다.VRAMVRAM은 고가형 비디오 카드에 사용되는 메모리로 일반적인 DRAM들과 달리 읽고 쓰는 작업을 동시에 할 수 있는 메모리입니다. 이렇게 하므로 VRAM을 사용한 비디오 카드는 다른 SDRAM등을 사용한 비디오 카드보다 더 빠른 데이터 처리가 가능해집니다. 하지만 VRAM의 경우 가격이 매우 비싸 지금은 그리 많이 사용되지는 않습니다.SGRAM(Synchronous Graphic RAM)SGRAM은 기본적으로는 SDRAM과 다를바가 없습니다. 다만 SGRAM은 블록 라이트(Block Write)라는 기능이 있는데 이 기능을 이용하면 텍스트 처리 등에서 속도 개선을 이룰 수 있습니다.RDRAM(Rambus DRAM)Rambus DRAM의 모습.RDRAM은 Rambus사에서 제안한 메모리로 RDRAM은 단순한 DRAM의 정의 이외에도 이 메모리를 지원하기 위한 메모리 컨트롤러,CPU,비디오 카드들에 대한 데이터 전송 인터페이스까지 광범위하게 지정하고 있습니다. 이 말은 RDRAM은 기존의 DRAM들과는 완전히 다른 메모리라는 뜻인데 이렇듯 최고의 속도의 DRAM을 만들기 위해 모든 부분을 최적화 시킨 것이 RDRAM입니다.Rambus DRAM의 구조.현재 RDRAM을 사용할 수 있는 메인보드 칩셋은 i820과 i840입니다.RDRAM은 700MHz라는 경이적인 데이터 처리 능력을 가지고 있어 병목 현상을 거의 해결할 수 있게 되었습니다. 하지만 블록 전송 방식의 경우 엄청난 속도를 가지지만 거의 마구잡이로 읽고 쓰는 랜덤 엑세스를 하는 경우에는 성능이 급격히 저하되는 문제가 있습니다. 또한 현재 RDRAM의 가격은 매우 높아 일반인이 구입하기 어려운 면이 있어 보급이 거의 이루어지지 않고 있습니다.

공학/기술| 2007.06.18| 15페이지| 2,000원| 조회(406)

전자회로, 실험보고서, ram, 논리회로, 램

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RAM에 대한 이론과 실험 내용

(논리회로실험)실험. 10 RAM(결과 보고서)2-bit RAMIC를 이용한 실제 회로도모든 스위치는 접지로 초기화시킨다. memory를 동작시키기 위해서 처음에 memory의 각 기억소자에 정보(information)를 기억시킨다. 그런 후에 정보를 기억장치로부터 읽어낼 수 있다. 기억소자에 데이터를 넣기 위해서는 두 가지 일을 해야 한다.1) 적당한 선택 스위치(WRITE SELECT A, WA 또는 WRITE SELECT B, WB)를 +5V에 연결함으로써 정보가 기억소자 A로 들어갈 것인지 아니면 기억소자 B로 갈 것인지를 선택한다.2) W0나 W1 스위치에 +5V를 연결함으로써 기억소자에 쓰여질 정보의 level이“‘0”인지 아니면 “1”인지를 결정한다.주의 : 단 한번에 하나의 bit(A 또는 B)에 하나의 level(1 또는 0)을 써야만 한다.3) 기억 장치에 정보를 쓴 후 WRITE SELECT 스위치와 WRITE LEVEL 스위치를 접지상태로 돌려놓는다.4) 1이 기억되어 있을 때는 “SENSE 1”의 출력은 +0.5V보다 낮게 나오고 “SENSE 0”의 출력은 +2.5V보다 높게 나온다. 0이 기억되어 있을 때는 “SENSE 1”의 출력은 +2.5V보다 높게 나오고 “SENSE 0”의 출력은 +0.5V보다 낮게 나온다.5) 기억된 정보를 읽으려면 원하는 READ SELECT(RA나 RB) 스위치 중 하나만 선택하여 +5V에 연결해야 한다. 스위치를 선택하는 일이 끝나면 “SENSE 0”과 “SENSE 1”에서 전압의 level을 읽을 수 있다. 기억소자에 들어있는 정보를 읽은 후에 READ SELECT 스위치를 접지상태로 돌려놓아야 한다.데이터는 한번에 한 선에서 얻을 수 있다. 정보를 기억시킨 후 기억된 정보의 출력 전압을 측정함으로써 F/F의 상태를 검사한다. 표 1을 작성하라.RA=1, RB=0, WA=1, WB=0, W1=0, W0=1 RA=0, RB=1, WA=0, WB=1, W1=1, W0=0RA=0, RB=1, WA=0, WB=1, W1=0, W0=1 RA=1, RB=0, WA=1, WB=0, W1=1, W0=WriteABSENSE0SENSE1SENSE0SENSE***************************************10표-1 2-bit RAM이 실험은 RAM의 기본적인 원리를 알아보기 위하여, 가장간단 한 형태인 2-bit RAM의회로를 설계하고 동작원리를 알아보는 실험이었다. 2-bit RAM 이므로 회로에는 memory역할을 하는 2개의 R-S F/F이 포함되어진다. 표-1의 실험 결과를모두 6개의 스위치가 있는데스위치는 정보가 기억되는 소자를 정해주며, 한번에 하나의 스위치만 up-level를 가져야 한다.스위치는 정보가 입력될 A 또는 B F/F에 입력될 정보가 positive()인지 negative()를 결정해주는 스위치이며 역시 한번에 하나의 스위치만 up-level를 가질 수 있다.스위치는 A 또는 B F/F에 기억된 정보를 읽는 스위치 이며가 1일 때는를 1로 해주어야만 A소자에 기억된 정보를 읽을 수 있다. 실험 수행을 위해 우선 소자에 정보를 입력해주고를 선택하여 소자의 정보를 읽는 2단계의 과정을 통해서 결과를 관찰 할 수 있었다. 첫 번째 결과를 보면 우선에 5V의 입력을에 5V를 인가하면 소자A에 LEVEL 0인 정보가 입력된 상태이고와를 접지시킨 다음에 5V를 인가하여 소자A의 정보를 읽으면 SENSE0 은 0, SENSE1 은 1을 나타낸다. 소자에 0이 기억되어 있을 때는 “SENSE 1"의 출력은 +2.5V보다 높게 나오고 ”SENSE 0"의 출력은 +0.5V보다 낮게 나온다. 이와 같은 방법으로 나머지 스위치들의 값을 바꿔 가며 측정하여 결과 값을 얻을 수 있었다.(2) 64-bit IC RAM-type 7489 (그림2)7489는 4-bit 배열에 의한 16-word로 구성되어 있는 64-bit RAM이다. 6-word를 address하는데 필요로 되는 입력 addressing 핀의 수를 줄이기 위하여 word는 IC 내부에 decode되는 4 binary addressing 입력을 통하여 address된다. 출력 단은 memory 확장을 위하여 open collector이다. 7489는 그 기능표에서 보는 바와 같이 memory enable(ME)과 write enable(WE) 두 개의 입력 단을 사용하여 enable될 수 있다.Memory 동작을 하기 위해서 다음의 순서대로 한다.1) ME와 WE를 +5V에 접속시킨다.2) memory location에 데이터를 읽어 들이기 위해 다음과 같이 한다.a. memory location DCBA를 선택한다.b. 데이터 입력단 D4D3D2D1에 데이터를 집어넣는다.c. ME와 WE를 접지시킨다.d. ME와 WE를 +5V에 연결시킨다.7489 기능표ME Pin 2WE Pin 3OperationCondition of OutputsLLWriteComplement of data inputsLHReadComplement of select wordHLInhibit storageComplement of data inputsHHDo nothingHigh그림 2. 64-bit RAM3) memory location에 기억되어있는 데이터를 읽어 들이기 위해서 다음과 같이 한다.a. memory location DCBA를 선택한다.b. ME를 접지시키고 WE를 +5V에 연결시킨다.c. 출력단 S4S3S2S1에서 데이터를 읽는다.d. 출력단 S4S3S2S1에서 입력데이터를 읽는다.e. ME와 WE를 +5V에 연결한다.이와 같은 실험과정에서 우리는 +2.5V보다 높으면 논리는 “1”이고 +0.5V보다 낮으면 “0”이라고 가정하였다. 측정된 데이터(0과 1)를 기록한다.5) 동작 DRO/NDRO에 대한 검사, Volatilitya. 5V를 16번 핀에 연결하기 전에 ME와 WE를 +5V에 연결시킨다.b. memory location DCBA는 1011로 설정한다.c. 초기에 기억된 데이터 값을 읽어낸다. (ME=0V, WE=+5V)d. ME와 WE를 +5V에 연결한다.e. D4D3D2D1에 0110을 기억시킨다. (ME=0V, WE=0V)f. ME와 WE를 +5V에 연결한다.g. 기억된 데이터 값을 읽는다. (ME=0V, WE=+5V)h. ME와 WE를 +5V에 연결한다.I. DRO/NDRO를 실험하기 위해 기억된 데이터 값을 다시 읽는다. (ME=0V, WE=+5V)j. ME와 WE를 +5V에 연결한다.k. Volatility를 실험하기 위해 16번 핀의 VCC 입력 단을 +5V에서 분리한 후 다시 16번 핀에 +5V(VCC)를 연결시킨다. 그런 후 현재 기억된 데이터 값을 읽는다. (ME=0V, WE=+5V)l. ME와 WE를 +5V에 연결한다.6) 7489 Binary-Gray 코드 변환표 2에서 보면 column A에는 memory location이 있고 column B에는 기억된 데이터 값이 있다. memory location DCBA는 단지 ME와 WE에 +5V(H)를 연결시킬 때에만 변화한다. 이런 것은 memory에 적당치 않은 데이터 값이 들어가는 것을 막고 먼저 기록되어 있는 데이터 값이 파괴되는 것을 막기 위함이다. 기억되어 있는 데이터 값을 읽은 후 그 결과 값을 column C에 기록한다. (주의 : 입력된 데이터는 2진수에 일치하는 memory location의 Gray 코드의 완전한 값이다. 기억된 데이터의 마지막 결과 값은 2진 입력이 Gray 코드로 출력 변환이다.)주의 : 만약 과정 3에서 S4S3S2S1이 0111이면 D4D3D2D1에 들어가는 데이터를 0111로 변환한다.7) 요구되는 결과출력이 +2.5V보다 높으면 positive logic “1”이고 +0.5V보다 낮으면 positive logic “0”을 출력한다. 표 1의 데이터 값과 같이 표 2를 작성하라.표 2. 64-bit RAMABCAddressData to bestored D4D3D2D1Stored data(Complement)S4S3S2S1Binary DCBA****************************************************40*************10*******************************************************************************************1*************11010100101114

공학/기술| 2007.06.18| 8페이지| 2,000원| 조회(295)

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