*상* 스토어

*상*

개인인증

팔로워0 팔로우

소개

등록된 소개글이 없습니다.

전문분야 등록된 전문분야가 없습니다.

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

17개
전체 판매량

73개
최근 3개월 판매량

0개
자료후기 점수

평균D
자료문의 응답률

-

전체자료 17개

THE BJT DIFFERENTIAL PAIR AND APPLICATIONS-예비보고서

Experiment 10- The BJT differential pair and applications1. Objects1) BJT 차동 증폭기와 이의 특성, 잠재적인 응용을 실험한다.2) 증폭기의 설계와 분석의 절차에서 공통-이미터 반회로의 개념을 보강한다.2. components of the experiment1) CA3046, a 5-transistor array, consists of 5 matched npn transistors,two of which share a common emitter connection2) a variety of resistors, concentrating on 10kΩ values.3) a 1kΩ potentiometer and two electrolytic capacitors of 1μF4) generating and measuring equipment- two variable dc supplies (0 to 20V)- a waveform generator- a DVM with 2 2/1 or 3 digits and ohmmeter ranges- a two-channel oscilloscope with ×10 probes.3. about the bjt differential amplifier1) basic operation위의 그림은 기본적인 BJT differential-pair의 구조를 나타낸 것이다. Differential-pair 가 어떻게 동작하는가를 살펴보기 위해서 그림 (a)와 같이 양쪽 transistor의 base에 같은 전압을 걸어 주면 두개의 transistor가 서로 잘 match되어 있기 때문에 bias current source로부터씩 전류가 나뉘어 흐르게 된다. 따라서가 되고 collector전압은가 된다. 이처럼 두개의 transistor가 active영역에 있기만 하면을 변화 시킬 때 collector전압은 같다. 따라서 이상적인 경우 differential-pair가 common-mode입력 전압에 대해서는 응답하지 않음을 알 수 있다.이번에는 그림 (b)와 같이 한쪽의 base전압을로 고정시키고 다른 쪽에를 걸어주면이 on상태가 되고는 off상태가 되어에 모든 전류가 흐르게 된다. 반대로를 걸어주면이 off상태가 되고가 on상태가 되어에 모든 전류가 흐르게 된다. 이처럼 differential pair는 양쪽 base전압의 차이에 의해 동작하므로 두 개의 transist-or를 active상태에 있게 하는 작은 입력 signal(수㎷ 정도)을 이용하면 그림 (c)와 같이 양쪽 collector사이의 전압은만큼 차이가 나게 되고 이것은 두 input간의 차이와 비례한다. 2) small signal operationDC biasing을 해서 collector전류를 결정하면 두 개의 transistor가 active mode에서 동작하는 범위 내에서 input에 small signal을 줄 수 있다. Input에 걸리는 common mode DC voltage는 double ended output 을 취할 때 서로 상쇄되어 없어진다.그림에서와 같이 base양단 사이에 전압를 걸어주면 collector전류는 아래와 같이 된다.위의 첫 번째 식 분모?분자에 각각를 곱하면 아래와 같이 된다.라고 가정하면가 되고, 이를 이용하여 위의 식을 정리하면가 되어서 small signal부분만 살펴보면,가 된다. 이처럼 small signal에 의한 collector전류의 증가에 따라서 collector전압은 아래와 같고, (단)따라서 gain는가 된다. Output을 collector의 한 쪽에서만 뽑아내면 (single ended) gain는와 같이 된다.Differential input resistance는 두 base단자 사이에서 바라보이는 저항, 즉 입력신호에서 바라보이는 저항으로의 base 전류는만큼 증가할 것이고,의 base전류는 같은 양만큼 감소할 것이다. 따라서는이 결과는 두 base 사이에 나타나는 저항은 emitter회로의 총 저항의를 곱한 것이다.※ Emitter에 저항이 포함된 아래 그림과 같은 differential-pair의 input resistance는위의 결과에 비추어 볼 때 다음과 같이 구할 수 있다.3) common mode operation?. CMRR차동증폭기의 두 입력단에 같은 전압이 인가된 경우 출력전압은 다음과 같다.두 출력전압의 차로 취하면 이상적인 경우 0V가 된다. 또한 출력전압을 한쪽에서만 뽑아내는 경우 공통모드 전압이득과 차동모드 전압이득은 각각 다음과 같다.따라서 출력전압을 한쪽에서만 뽑아내는 경우 CMRR 은 다음과 같다.CMRR은 다음과 같이 일반적으로 dB로 표시한다. 4.PreparationP1.1 DC Parameters and Conditions(a) For the circuit shown in Fig. 10.2, the following measurements are made : At nodes A and B, 0.082V and 0.079V ; At nodes C and D, -0.771V and -0.760V ; At nodes E and F, +5.21V and +5.18V. The positive and negative supplies are found to be +15.03V and -10.73V respectively. Estimate, base, emitter and collector currents for both transistors, as well as VBE, β, and ∞, assuming perfect transistors.(b) Estimate the limits on the values of β and α you calculate, for resistor-value deviations of ±0.1% and ±1%.(c) When a second transitor identical to that used for Q2 is connected in parallel with it, what changes in node voltages, currents, β and α would you expect? Assume n=1.(d) For the situation described in (a) above, but with nodes C and D joined estimate the resulting voltages at all nodes. To test your intuition, do so first with relatively little analysis. Then, if time permits, perform a more thorough analysis using n=1.P1.2 Basic Amplification(a) For the situation described in the first step of E1.2, with β=∞, n=1 and IE=1mA, what gain would yiu expect from A to C and from A to E?(b) For nodes C and D joined, first with 1kΩ and then directly, estimate the gains, A to C,E,D,F.P1.3 Input Resistance(a) For the situation shown in Fig. 10.3, with β=100 and n=1, estimate the input resistance to the right of node A with Re = 0Ω or 100Ω and with B as shown or grounded. Provide 4 values in all.P1.4 Loading the Amplifier(a) For the amplifier of Fig. 10.3, with β=∞ and n=1, node B grounded and Re=100Ω, find the gain from A to E, A to F, A to midway between E and F, with no load, and with two 10kΩ resistors in series as load between nodes E and F.P2.1 Single-Ended Load(a) For the circuit of Fig. 10.4 with β=∞, estimate the common-mode gain.(b) What is the common-mode input resistance for β=∞? for β=100?P2.2 Differential Load(a) for the circuit of Fig. 10.4, modified by connecting the load from node E to node F, find the common-mode gain with 1)matched collector restors, 2)one collector resistor low by 10%.

공학/기술| 2011.06.02| 11페이지| 1,000원| 조회(227)

BJT, THE BJT DIFFERENTIAL, bjt amplifier

미리보기

닫기
THE BJT DIFFERENTIAL PAIR AND APPLICATIONS결과 보고서

THE BJT DIFFERENTIAL PAIR AND APPLICATIONSExperiment 10- The BJT differential pair and applications1. 실험 목적1) BJT 차동 증폭기와 이의 특성, 잠재적인 응용을 실험한다.2) 증폭기의 설계와 분석의 절차에서 공통-이미터 반회로의 개념을 보강한다.2.실험에 관한 간략한 이론위의 그림은 기본적인 BJT differential-pair의 구조를 나타낸 것이다. Differential-pair 가 어떻게 동작하는가를 살펴보기 위해서 그림 (a)와 같이 양쪽 transistor의 base에 같은 전압을 걸어 주면 두개의 transistor가 서로 잘 match되어 있기 때문에 bias current source로부터씩 전류가 나뉘어 흐르게 된다. 따라서가 되고 collector전압은가 된다. 이처럼 두개의 transistor가 active영역에 있기만 하면을 변화 시킬 때 collector전압은 같다. 따라서 이상적인 경우 differential-pair가 common-mode입력 전압에 대해서는 응답하지 않음을 알 수 있다.이번에는 그림 (b)와 같이 한쪽의 base전압을로 고정시키고 다른 쪽에를 걸어주면이 on상태가 되고는 off상태가 되어에 모든 전류가 흐르게 된다. 반대로를 걸어주면이 off상태가 되고가 on상태가 되어에 모든 전류가 흐르게 된다. 이처럼 differential pair는 양쪽 base전압의 차이에 의해 동작하므로 두 개의 transist-or를 active상태에 있게 하는 작은 입력 signal(수㎷ 정도)을 이용하면 그림 (c)와 같이 양쪽 collector사이의 전압은만큼 차이가 나게 되고 이것은 두 input간의 차이와 비례한다.3.실험 결과E1.2 기본증폭피스파이스로 구성한 회로 실제 회로의 사진그림 10.2에 보이는 기본 회로에 대하여, A단자를 10K~100옴 전압 분배기를 거쳐 1kHz, 1Vpp 사인파를 공급할 신호 발생기에 연결하라. B는 접지시켜라. 두 개의 베이스가 dc로 접지되었으므로, dc 이미터 전압들은 앞서 주목한 바와 같이 실질적으로 거의 같을 것이다.- 2 채널 스코프의 A채널을 I단자에 연결하여 매우 조심스럽게 A,C,E단자에서의 피크값 전압을 구하라. A에서 C까지의 전압 이득은 얼마인가? A에서 E까지의 이득은 얼마인가?■ 실험결과* node C-D 가 open 되어 있을 경우의 결과의 결과의 결과의 결과위치측정된 전압1V992mV80.0mV100mV각각의 측정된 전압을 표로 정리해 보면,[표1]* node C-D 사이가의 저항으로 연결되어 있을 경우의 결과의 결과의 결과의 결과각각의 측정된 전압을 표로 정리해 보면,위치측정된 전압952mV10.1V40.0mV8.96V[표2]■ 결과 분석이번 실험은 C-D 사이에 저항의 변화에 따라 이득이 어떻게 변화하는지를 관찰해 보는 실험이다. 이 실험에서 우리는 Rerk 1K옴 일 경우와 open 되었을 경우 두가지만 측정하였다. 원래의 실험대로라면 100옴과 0옴일 때 추가적인 실험을 하여야 했지만, 시험기간인 관계로 조교님의 배려 덕분에 두가지 실험을 통해서 비교할 수 밖에 없었다. 이 실험은 1kHz 1Vpp인 사인파를 인가하여 그 결과 값을 내어 그것들을 비교하는 것이다. 우선 전체적으로 open 일때와 1k옴이 인가되었을 때는의 저항이 있을 때가 보다 높은 증폭률을 보여 주었다. 아마도 open 일때는 저항이 무한대라고 가정을 할 수 있기 때문으로 예상해본다. 첫 번째 실험에서 특이한 점이라고 꼽을 수 있는 것은파형이 반전 형태라는 것이다. 이것은 아마도 회로의 특성상 이렇게 나오지 않았을까 생각한다. 각각의 경우 측정된 전압이 작아지면서, 이득이 1근처라고 추정된다.두 번째 실험을 중심으로 보면사이에서 평균값의 변화는 있으나 이득은 1이고사이에서는 약 10정도의 반전된 전압 이득을 보였다.는 같은 10정도의 이득에 비반전된 전압 이득을 보여 실체 차동 이득은 약 20정도일 것으로 추산된다.E1.3 입력 저항10K옴 베이스 저항들을 추가하여 회로를 그림 10.3과 같이 약간 수정하라. 입력으로 1kHz 1Vpp 사인파를 사용하라.그림 1.3 실제 회로 구성-Re=0옴 이며 기준 신호로 I 단자에서의 전압이 유지되는 동안 X,A,B,E,F B,E,F단자에서의 전압을 측정하라단자 E에서의 전압 파형 단자 F에서의 전압 파형peak 와 peak 사이의 전압이 단자 E에서의 파형과 반전되약 1.4V이고 평균값이 약 4V를 기록했다 전압파형이 출력되었다위 결과들을 표로 정리해 보면,단자ABX전압값0.00070.0040.004[표3]다른 단자들에서의 전압 값-B 를 접지시키고 실험을 반복하라.단자 E에서의 전압 파형 peak 와 peak 사이의 전압이 약 1.4V이고 평균전압이 약 10V인 파형을 기록했다. 또한 F에서도 파형의 개형은 같지만 값이 반전되고 평균값이 영에 가까운 파형을 기록했다.단자ABX전압값0.0070.00020.0004[표4]-B 를 접지시키고, Re=100옴 일때 실험을 반복하라.마지막 실험에서는 단자 E와 F에서의 그래프 개형이 위의 실험과 거의 동일했다. 하지만 평균값 단자 E에서는 약 8 단자 F에서는 약 2로 같지 않았다. 단자 A B X에서의 전압 또한 위의 실험과 근사하게 거의 0값을 기록했다.

공학/기술| 2011.06.02| 7페이지| 1,000원| 조회(183)

BJT, THE BJT DIFFERENTIAL

미리보기

닫기
OPERATIONAL-AMPLIFIER - 결과보고서

OPERATIONAL-AMPLIFIERIMPERFECTIONS1.실험 목적비이상적인 연산 증폭기의 특성을 이해하고 연산 증폭기가 같는 비이상적인 특성을 보상하는 방법에 관해 알아본다. 이를 위해 입력 오프셋 전압, 바이어스 전류, 오프셋 전류, 유한 이득, 주파수 응답, 슬루율 및 공통모드 제거 특성에 관해 차례로 조사한다.2.실험에 관한 간략한 이론-입력 오프셋 전압(input offset voltage)op-amp의 출력 전압을 0v로 만들기 위해 두 입력단자에 인가한 직류전압을 입력 오프셋 전압이라 한다.-입력 바이어스 전류(input bias current)I2입력 바이어스 전류는 op-amp의 입력에 필요한 직류 전류를 의미하고, 이 값은 반전과 비 반전 입력 단자에 흐르는 두 직류 전류의 평균값으로 정의하며 식은 아래와 같다Ibias =V2I1V1-입력 오프셋 전류(input offset current)op-amp의 출력 오프셋이 제거되면 두 입력 전류 I1과 I2에 약간의 차이가 생길 수 있다. 이상적으로 두 입력 바이어스 전류가 같으면 그 전류 오차는 당연히 0이다. 그러나 실제 연산 증폭기에서 바이어스 전류는 정확히 일치하지 않는다. 입력 오프셋 전류는 출력 전압이 0V일때 두 입력 전류 I1 과 I2의 차로 정의하며 식은 아래와 같다.IOS=[I1+12]- 개방 루프 전압 이득(open-loop voltage gain)개방 루프 전압이득은 출력에서 입력까지 외부적인 귀환이 없는 경우의 연산 증폭기 이득을 말하며 성능이 우수한 연산 증폭기는 보통 50000~200000정도의 매우 높은 개방 루프 이득을 갖는다.-동상신호 제거비(common-mode rejection ratio)동상신호 제거비는 차등증폭기의 성능을 나타내는 기준이 되며, 동상입력 전압이득에 대한 차동입력 전압이득의 비로 정의하며 식은 아래와 같다.CMRR=Ad/Acm3.실험 결과.E. 1,1 입력 오프셋 전압 측정과 보상±15V 전원을 사용하여 회로를 구성한다.1) R+,R-와 RA 를 단락 시키고 E점에서의 출력을 측정하라 Vos를 계산하라.※ E에서의 출력 측정 값 0.08V※ Vo=Vos(1+R2/R1)공식을 사용하면 0.08=Vos(1+10000/100)∴Vos=0.008V2) RA를 단락 시키지 말고 E 점에서의 출력 전압이 0V가 되도록 가변 저항기RC를 조정하라.※ 출력 전압이 0V가 되도록 조정한 Rc값: 출력 전압이 정확히 0V가 되도록은 조정하지 못했지만 0V에 거의 근접할 때 8.85K의 저항 값을 측정 할수 있었다.※ 보상된 Vos값을 계산하라node D 에서의 전압이 0.47V였다 따라서 node A에서의 전압 값이 보상된 Vos 이므로 전압을 계산하면 0.14*{0.1/(100+0.1)} = 약 0.00047V값이 나왔다. 따라서 보상된 Vos의 값은 -0.00047V이다.E1.2 입력 바이어스 전류와 오프셋 전류 측정1) B점을 접지와 단락시키고 VE를 측정하라 R-를 통해 흐르는 바이어스 전류에 대응되는 입력 오프셋 전압을 계산하라.※ B점을 단락 시키고 VE에서 측정한 값은 0.7mV 이다.※ 이때 R-를 통해 흐르는 바이어스 전류를 계산하면KVL : 0.7 - 10×Ib - 100*Ib = 0 Ib=0.007mA따라서 바이어스 전류에 대응되는 Vos는 0.007mA×100k=7VE 2.0 유한 이득과 주파수 종속 이득E 2.1 개루프 이득의 간접 측정그림 2.4의 회로 구성1) A점에 1KHz의 1V 사인파를 인가한다. 출력의 평균이 0V가 되게 Rc를 조절하고 E점에서 측정을 행하라. E점에서의 최대 전압을 측정하라.입력 파형 Rc가 약 4.5K일 때의 출력 값※출력의 평균이 0V가 되도록 가변저항을 조정했지만 천천히 감소하거나 증가 하지 않고 저항이 4.5K 정도 되었을때 출력 전압은 순간적으로 0V를 기록했다. E에서의 최대 전압은 8.9V를 기록했다.시뮬레이션 값과 비교해보면 시뮬레이션 때는 Rc가 정확히 5K일때 0V를 기록하고 출력의 최대값은 10V란걸 알 수 있다.2) E점의 전압이 최대가 될 때까지 주파수를 감소시켜라. E점 전압이 한계값에 도달하면 A점의 입력을 적당히 감소시켜라. 이때 A점과 E점에서의 최대 전압을 기록하고, 이득이 최대가 되는 최소 주파수를 기록하라.※1KHz에서 서서히 주파수를 감소시킴에 따라 E에서의 전압은 증가하였다. 주파수가 22Hz정도에서 출력의 최대 전압은 14.6V를 기록 했다. node A에서의 전압은 1V에서도 E값의 한계 전압에 도달하지 않았다. 따라서 A에서의 최대 전압은 1V이고 이득이 최대가 되는 최소 주파수는 22Hz이다.E 4.1 공통 모드 제거1) 입력단 A, B에 100Hz의 5V 크기의 사인파를 연결한다. Ve의 크기가감소하도록 Rc를 조절하고, 이 때 E점에서의 출력을 측정한다. A, B그리고 E점에서 출력의 Peak값을 기록하라. 각각의 결과에 대해 공통모드 이득을 계산하라.실제 회로 구성100Hz 5V크기의 입력 신호 node E에서의 출력※Rc가 5K정도 될 때 node E에서의 출력 값이 85~90mV 사이의 값이 측정 되었다. 또한 A, B에서의 출력 peak값을 측정한 결과 각 각 4.8V 4.53V를 기록했다. node C와 D의 전압을 측정해 OP AMP의 입력 전압을 측정한 값과 출력값을 이용하여 공통모드 이득을 계산한 결과. 85m/13=0.0007을 기록했다.4.실험 및 고찰-입력 오프셋 전압 측정과 보상①입력 오프셋 전압을 구하기 위해서 amp에 들어가는 input 전압을 다 단락 시켰다. 따라서 이론적 값으로는 output이 0로 측정 되어야 하지만, 위의 간략한 이론정리한 부분에서 설명한데로 output 값이 0.08V가 측정되었다. 거의 mV단위의 측정이지만 전압 측정기의 단위로는 측정이 가능하였다.따라서에 의해 Vos는 0.008V가 계산된다. 혹, 전선에서의 저항이 존재하여 열손실이 있을수 있으나 그 값은 매우 미약하기에 생략 가능하다.②출력 전압이 0V가 되도록 조정했으나 쉽지 않았다. 왜냐하면 가변 저항은 손으로 돌려서 조절하는 것이라 어느정도 오차가 있을 수 밖에 없는데 측정 기구는 mV 단위까지 측정하기에 10mV이내의 오차로 측정했다. 이때에 8.85k의 저항이 측정되었다. compensated 된 Vos 는 위에서 계산한 바와 같이 0.00047V가 계산되었다.이 실험은 이론 값도 없고 단지 IC칩 내부에서 생기는 전압에 의해서 측정되는 것이기 때문에 비교할 대상이 없었지만, 결과 보고서를 쓸 때 혹시 amp를 구동시켜주는 전압에 의해서 영향을 받지 않을까 의문을 가져보았다.- 입력 바이어스 전류와 오프셋 전류 측정B점을 ground 시키고 VE를 측정했더니 0.7mV 이다. 이 말은 입력 바이어스 전류에 의하여 나타난 output 값이 라는 것을 의미한다. 그래서 바이어스전류를 구해보았다. 결과값에 해당하는 부분에 KVL을 사용하여 0.007mA 가 나왔다. 바이어스 전류에 대응되는 Vos는 0.007mA×100k=7V 이 계산되었다. 여기서 문제가 생겼다. 상식선으로 생각해봐도 입력 오프셋 전압이 이렇게 큰 값이 계산될 수가 없다. 입력 바이어스 전류가 매우 작은 값이 측정된 것 자체는 실험이 잘되었다고 생각했는데 결과 보고서를 쓰면서 과연 이게 맞는가 조원끼리 토론을 많이 하였다. 그래서 결론을 내린 것이 R-에 100k라는 큰 저항이 걸렸기 때문이라고 결론 지었다.

공학/기술| 2011.06.02| 7페이지| 1,000원| 조회(178)

OPERATIONAL-AMPLIFIE, amplifier imperfect..

미리보기

닫기
Single-BJT amplifiers at low and high frequencies-예비보고서

Experiment 14- Single-BJT amplifiers at low and high frequencies1. Objects1) to explore the particular aspects of the behaviour ofcapacitor-coupled BJT amplifiers at low-frequencies2) to examine the high-frequency behaviour of the BJT itself,and its operation in simple but classical circuits at high frequencies2. components of the experiment1) a discrete BJT, the 2N22222) a npn array CA30463) a variety of resistors, dominantly 10kΩ4) capacitors of 1 μF (low-inductance monolithic ceramic),and 100 μF (polarized electrolytic), and two 10pF capacitors5) generating and measuring equipment- two variable dc supplies (0 to 20V)- a waveform generator- a DVM with 2 2/1 or 3 digits and ohmmeter ranges- a two-channel oscilloscope with ×10 probes.3. high-frequency response of BJT1) 트랜지스터 증폭기의 고주파 응답을 구하는 절차① 모든 직류 전원들을 제거한다.- 직류-전압 전원은 단락 회로로 대체하고,직류-전류 전원은 개방 회로로 대체한다.② 모든 커패시터들을 단락 회로로 대체한다.③ 트랜지스터를 그것의 고주파 소신호 모델로 대체한다.④ 고주파 소신호 등가회로를 해석하여 증폭기의 전달 함수와 극점들을 구한다.⑤ 구해진 전달 함수와 극점들을 이용하여 보드 선도(Bode plot)를 그린다.위 그림의 증폭기는 수 kHz의 사인파가 이 증폭기의 입력에 인가될 때 수십배 증폭된 입력 사인파를 출력에 제공한다. 지금부터는 입력에 수십, 수백 kHz, 그리고 더 나아가 수십, 수백 MHz의 사인파가 인가될 때 출력에는 어떤 사인파가 나타날 것인지를 공부할 것이다.이를 우리는 증폭기의 고주파응답(high-frequency response)이라 한다.2) BJT의 고주파 소신호 모델rπ Vπ Cπgmvπ이 모델은 두 개의 커패시턴스(즉, 이미터-베이스간 커패시턴스 Cπ와 컬렉터-베이스간 커패시턴스 Cμ)뿐만 아니라, 저주파 모델의 모든 저항들을 포함하고 있다. 이미터-베이스간 커패시턴스 Cπ는 두 가지의 성분, 즉 직류 바이어스 전류에 비례하는 확산 커패시턴스e와값에 의존하는 공핍층 커패시턴스()이며, 그 값은 직류 전압에 따라 변한다. Cπ는 대개 수 pF에서부터 수십 pF까지의 범위 내에 있으며, Cμ는 수 분의 1pF에서부터 수 pF까지의 범위내에 있다.3) 고주파 소신호 해석- 고전적인 공통-이미터 증폭기의 고주파 응답을 구하기* 단계 1,2,3 ->그림 3의 소신호 등가 회로가 얻어짐* 회로를 간략화하기 위해,파선 xx′의 왼쪽의 회로를 그것의 노튼(Norton) 등가 회로로 바꿈-> 그림 4의 회로가 얻어짐(1)(2)(3)B´마디에서 마디 방정식을 세우면,(5)C 마디에서 마디 방정식을 세우면,(5)와 (6) 식에서 Vπ를 소거 -> 전달 함수가 얻어짐(4)식의 Ii(s)를 (7) 식에 대입(8)(2) 식의 R´S와 (3)식의 R´L를 (8) 식에 대입* 저주파 이득(9)(9)식은 이 증폭기가 주파수가 ωz=gm/Cμ인 하나의 영점과 두 개의 극점을 가지고 있음* 그림 4의 소신호 등가회로를 해석하여 극점들의 주파수를 구하려고 할 때-> 밀러의 정리(Miller's theorem)를이용하면 편리함Cμ ->베이스와 접지사이의 입력등가 커패시턴스와 컬렉터 접지사이의 출력등가 커패시턴스로 대체함이 증폭기의 고주파 특성이 무엇 때문에 제한되는지를 직관적으로 알 수 있다. 이 방법은 Cμ가 작기 때문에 이 커패시터를 통해 흐르는 전류 역시 매우 작다는 관찰에 근거를 두고 있다. 좀더 구체적으로 말하면, 이 방법은 (6)식에서 좌변의 항이 우변의 항들에 비교하여 무시할 수 있을 정도로 작다는 관찰에 의거한 것이다.Cμ를 통해 흐르는 전류를 무시출력 전압 VoVo ? -gmVπR´L (10)Cμ의 양쪽 단자 사이의 전압비(K=Vo/Vπ = -gmR´L)를 알고 있으므로,우리는 이제 밀러의 정리 이용하여 Cμ를 그림 21.5에 보인 것처럼 입력 쪽의 (베이스와 접지 사이의) 등가 커패시턴스과 출력 쪽의 (즉, 컬렉터와 접지 사이의) 등가 커패시턴스로 대체할 수 있을 것이다.밀러 등가 커패시턴스들증폭기의 전압 전달 함수(18)(19)증폭기의 고주파 응답을 나타내는 일반적인 식의 형태인(20)와 비교함으로써 우리는 중간-대역 이득과 극점들의 주파수를 다음과 같이 구할 수 있다.(21)(22)(23)R´S = rπ//[rx + (R1//R2//RS)]R´L = RL//RC//rogmR´L>>1 -> ωP2는 ωP1보다 매우 높음ωP1이 증폭기의 고역쪽 3-dB 주파수를 결정짓는 우성 극점(doninant pole)이라는 것을 알 수 있으며, 우리는 (20)부터 (23) 식까지를 이용하여 보드 선도(Bode plot)를 그릴 수 있다.증폭기 전달 함수의 크기는 각각의 극점에서 -20dB/데케이드의 기울기로 감쇠할 것이므로, 우리는 그림 6에 보인 Bode plot을 얻을 수 있다.4.The results of pspicep1.1의 회로도p1.1의 시뮬레이션 값p 3.1의 회로도p 3.1의 시뮬레이션 값4.PreparationP1.0 The Basic Common-Emitter (CE) Circuit(a) Contrast the gm of a BJT and MOS device, each operating at 1mA, for n=1 and |Vt|=0.5V and K = 10mA/.P1.1 The DC Situation(a) For the circuit of Fig. 14.2 wih Vs, Vb, Ve, Vc = -1V, -93mV, -770mV and +5.7V, respectively, caculate Ib, Ie, β, α, re, rπ, gm and Ic.P1.2 Mid-Band Response(a) For a sinewave signal of 1 Vpp at 1kHz at node I of Fig. 14.2, estimate the signal voltages at nodes S,B,E,C,D, for the transistor described in P1.1.P2.1 Basic Overall Response(a) For the circuit of Fig. 14.2, with values as in P1.1 above, estimate the critical frequencies and f3db.P3.1 Basic AC Measurements(a) For the circuits of Fig. 14.3, measurements at 10kHz at nodes S, B, C, provide peak-to-peak voltages of 38mV, 7mV, 2.8V, respectively. estimate βac, α, re, rπ, gm, Ri, rx' .(b) The circuits as described in (a) is found to have a 3dB frequency f1 at 220kHz, with Rc=10kΩ, and 420kHz with Rc=5kΩ. Estimate Cπ, Cμ.(c) For Rc=10kΩ and rx=100Ω, estimate vb for the situation in which vs=37mV at f=10f1, using the values of Cμ, Cπ caculated above.SINGLE-BJT AMPLIFIER AT LOW AND HIGH FREQUENCIES

공학/기술| 2011.06.02| 10페이지| 1,000원| 조회(209)

트랜지스터, 증폭기, BJT, SINGLE-BJT AMPLIFIER, 고주파응답, bjt amplifier

미리보기

닫기
MOSFET MEASUREMENT-결과 보고서

MOSFET MEASUREMENTAND APPLICATIONS1. 실험 목표- N채널과 P채널 MOS 트랜지스터의 기본 성질을 숙지하고, MOS를 이용한 기본적인 응용을 실험한다.2. 실험 준비물- 다양한 단위값을 갖는 저항들, 0.1μF 커패시터- 전원 공급기 필터, 범용 DVM 2개- 듀얼 전원 공급기, 신호 발생기- 10× 프로브의 2채널 오실로스코프- CD 4007 MOS array3. 실험에 관한 간략한 이론- MOSFET란MOSFET는 흔히 MOS라고 약하여 부르며 반도체 기억소자로 집적도를 높일 수 있는 특징이 있어 대규모 집적회로에 많이 쓰인며, MOS는 Metal Oxide Semiconductor를 약칭한다. 전도채널의 형식에 따라 n-채널과 p-채널로 구분되며 각각 구조상 증가형(Enhancement type)과 공핍형(Depletion type) 으로 구분한다.< 증가형 n-채널> ? 증가형은 게이트전압이 0일 때에는 드레인 전류가 흐르지 않으며 게이트 전압의증가에 따라 출력전류가 증가한다.? 공핍형은 게이트전압이 0일 때에도 드레인 전류가 흐르며 게이트 전압이역 바이어스로 증가하면서 감소하는 특징이 있다.- 동작원리? 소스와 드레인 사이의 게이트 전압에 의해 조절한다.? P형기판인 실리콘에는 전류의 자유전자의 수가 매우 적으므로 소스와 드레인 사이 의 높은 전압을 가해도 기판의 저항이 너무 크기 때문에 전류가 흐를 수 없다.? 게이트 전압을 가하면 중간의 절연체인 Oxide때문에 전류가 흐를수 없다가 기판과 Oxide경계면에 전자가 모이게 되어 전도채널 (Condution channel) 이 형성되어 전 류가 도통하게 된다.[증가형 일반구조]3. 실험 결과E.1.1 소자의 문턱 전압의 측정① 8.2 회로를 구성한 후, 단자 A와 접지 사이의 전압을 측정하고 Vtp 의 값을 구하라.② DVM 을 사용하여 핀 1, 2, 3을 핀 13, 14, 6으로 교체하여 연결하고 같은 방법으로 험 반복.⑴ E.1.1 소자 문턱 전압의 측정< 회로를 구성한 사진 >①단자 A와 접지 사이의 전압을 측정: Vp= 8.776VVtp = 10- 8.776 = 1.224V②pin 1, 2, 3 을 pin 13, 14, 16으로 바꾸어 측정단자 A와 접지 사이의 전압을 측정: Vp= 8.782VVtp = 10- 8.782 = 1.218V오차: ㅣ1.224-1.218 l /1.224*100 = 0.421%E2.0 특성 커브전압 Vgg 와 Vdd(가변 전압으로 기호화되어 있다)는 신호원으로 사용되는 직류 전원이다. 필수적인 것은 아니지만 저항 Rg 와 Rd는 우연히 발생되는 단락 회로에 덜 민감한 실험을 할 수 있게 한다. DCM은 전류 계측을 위해 연결된 DVM을 가리킨다. 또 하나의 DVM(스코프사용가능)으로 소자 전압을 측정할 수 있다. 핀 14는 다른 어떤 단자에서 나타나는 전압보다도 높아야 한다.E2.1 출력 특성- NMOS소자를 사용하여 회로를 구성하라실제 회로 구성 사진ㆍ초기에 Vd를 10V로, Vg를 0V로 하고, 작은 드레인 전류가 발생할 때까지 Vgg를 증가시켜라. Vg를 문턱 전압 Vt로 측정하라.-Vg가 약 1.2v 일때 0.07mA의 드레인 전류가 흘렀다. 따라서 1.2V가 문턱 전압 인걸 알수 있다.ㆍ이제 Vg를 다음의 가장 높은 정수값 전압으로 증가시켜라. Id를 관찰하면서 Vd를 2V, 1V또는 더 작은 단계로 낮추면서 Vd를 측정하라. 단계는 Vd에 따른 id의 관측된 변화율에 의해 선택하라.-Vg의 가장 높은 정수 값으로 설정하고 Vd를 10V부터 2V씩 낮춰 가면서 iD값을 측정했다. 실험 전 우리는 예비 보고서의 VDS iD 그래프를 알고 있기 때문에 Vd값이 높을수록 iD 값도 높아 질 것이라 예상 할 수 있었다.측정된 결과 값은 아래와 같다.Vd10V8V6V3V2Vid8.757.025.122.241.03ㆍ적절한 Vd에 대해 id와 Vd를 측정하면서 이제 Vg를 1V씩 증가시키며 실험을 반복하라Vg2V4V6V8V10VId0.00754.278.208.879,054. 실험 결과 분석첫 번째 실험은 소자의 문턱전압, threshold voltage를 측정하는 것이다. 문턱 전압은 이미 예비보고서에서 밝힌 바와 같이 문턱 전압 이하의 전압이 인가될 경우 채널이 형성되지 않아 전류가 흐르지 않는다. 또한 문턱 전압은 실제 회로에서 영향을 끼치기도 하는데 mosfet에는 그 문턱 전압을 뺀 전압이 인가된다는 것이다.위의 것은 피스파이스로 돌린 결과 값이다. 전압을 측정해보았는데 0V가 나와서 너무 의문스러웠다. 그래서 한참 고민한 결과, 전압이 측정되는 부분에 저항이 없어서 그곳에 전압강하가 일어나지 않음을 이해하고 저항을 하나 추가해보았다.저항을 5옴 추가해서 보낸 결과 거의 9V에 가깝게 나옴을 알 수 있다.우리 조에서 실험한 결과는 Vp= 8.776V로 측정되어 피스파이스의 결과 값과 매우 유사하게 나왔다. 다만 조금의 차이라고 한다면 빵판에서의 전압손실과 트랜지스터 내부에서 문턱전압이외에 손실이 있어 약간 작게 나올 것이라고 볼 수 있다.실험에서 요구한 문턱전압을 구해보면, Vtp =1.224V 로 계산됨을 알 수 있다.DVM이라는 정밀한 기계 덕분에 거의 허용오차라고 할 수 있는 10%이내의 오차에서 실험을 측정할 수 있었다.그 다음은 pin 1, 2, 3 을 pin 13, 14, 16으로 바꾸어 측정하는 것이다. 위 의 방법과 마찬가지로 측정해 보니, Vp= 8.782V, Vtp = 1.218V 가 측정되어 0.421%의 거의 없다고 봐도 무방한 결과 값이 나왔다.다음 그림을 참고하면 이것의 이유를 쉽게 알 수 있다.input과 output을 자세히 살펴보면 CD4007 칩의 내부는 6개의 트랜지스터로 구성되어 있음을 알 수 있다. 따라서 각각의 input과 output pin이 포함된 하나의 트랜지스터를 선택할 경우 거의 비슷한 결과 값을 얻을 수 있음을 알 수 있다.이 때문에 0.421%라는, 거의 같다고 볼 수 있는 오차가 발생한 것이다.두 번째 실험은 id 와 Vd 와 Vg의 관계를 알아보는 실험이었다. 우선 우리는 게이트 전압이 문턱 전압을 넘기면 Vd가 증가 함에 따라 id는 증가 할 것이란 사실을 인지 하고 있었고, 또한 Vg 가 증가하면 MOSFET안의 전류의 통로인 채널의 깊이가 더 깊어져서 그에 따라 id 가 증가할 것이라 예측 할 수 있었다.위의 그림이 이상적인 Vd Vg Id 그래프이다. 이 그래프에서 알 수있는 것은 Vg가 문턱 전압을 넘지 못하면 채널이 형성되지 않아 흐르는 전류가 없다는 것과 같은 Vd 값을 갖더라도 Vg 값이 크면 채널의 형성이 더 크게 되기 때문에 더 많은 전류가 흐른다는 것을 알수 있다 또한 위의 그래프는 트라이오드 영역과 포화영역으로 나눌 수 있는데 트라이 오드 영역은 Vd가 커질수록 id값이 증가하는 부분이다 포화 영역은 Vd가 크게 증가 함에 따라 채널이 막히는 핀치 오프 현상이 발생하여 일정한 전류가 흐르게 되기 때문에 아무리 Vd가 증가해도 id값은 일정하게 되는 것이다. 그런데 또 복잡한 것은 shot channel effect가 발생해 포화 영역의 id가 일정 하지만은 않다

공학/기술| 2011.06.02| 8페이지| 1,000원| 조회(188)

전류, MOSFET MEASUREMENTAN, mosfet measureme..

미리보기

닫기