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OP AMP RC FILTER 설계

설계3. OP-AMP-RC FILTER 설계1. 실 험 목 적이전까지 배운 OP-Amp를 이용해 Band Pass Filter, Low Pass Filter, High Pass Filter의 동작 원리를 알아보고 설계해보자.2. 실 험 이 론Fig1-2. Low Pass FilterFrequency ResponseFig1-3. High Pass FilterFrequency Response1) Pass Filter Frequency ResponseFig1-1. Band Pass Filter Frequency ResponsePass Filter는 사용자가 원하는 주파수 대역을 통과시키고 나머지는 제거하는 Filter를 말한다.? Band Pass Filter(이하 BPF)는 위의 Fig1-1과 같이 범위 내의 주파수는 통과시키고 범위 밖의 주파수는 제거한다.? Low Pass Filter(이하 LPF)는 위의 Fig1-2와 같이 낮은 주파수는 통과시키고 높은 주파수는 제거하는 필터이다.? High Pass Filter(이하 HPF)는 위의 Fig1-3과 같이 높은 주파수는 통과시키고 낮은 주파수는 제거하는 필터이다.2) KHN biquadFig2-1. KHN biquad 회로의 모습? biquad 회로는 low-pass, high-pass, band-pass filter를 하나의 input으로 나타낼 수 있는 회로로 간단한 block diagram을 나타내면 다음과 같다.Fig2-2. biquad 회로 diagramFig2-3. biquad 회로 diagram의 한 box 부분? 위 diagram에서 한 box 부분을 살펴보면 위 적분회로처럼 간단히 생각할 수 있다. 이 회로를 다음과 같은 식으로 나타 낼 수 있다.이고 적분회로에서이므로위와 같이 나타낼 수 있다.?를 나타내면이다. 이 때이고,이므로위와 같이 나타낼 수 있다.여기서로 하고,로 하여 간단히 나타내면이다. 만약이면가 되고가 된다.?에서 high-pass filter의 전압이득을 나타내면이 되고, banandwidth는 3dB이 감소한 부분의 주파수의 차이로이고, Q factor는 공진회로(resonant circuit)의 질을 따지는 요소로 bandwidth가 작아질수록 높은 값을 얻어의 식을 갖는다.라고 하면이므로로 나타낼 수 있다. 여기서는 center frequency로 이득이 1일 때의 주파수로이다.Fig2-5. Biquad 회로에서 각 Filter의 출력파형3. 설계 부품1) MC1458 : CMOS Array ICs(2개)2) Resistors : 100KΩ(5개)3) Capacitors : 10nF(3개)4. PSPICE Simulation1) Second-Order Band-Pass Filter (BPF)Fig3-1. Biquad 회로의 Band-Pass Filter (BPF) 측정 모습KHN biquad 회로를 이용해 구성한 Filter의 모습은 Fig3-1과 같다. 위 회로는 BPF, HPF, LPF 이 3개의 Filter가 합쳐진 것으로 BPF는 두번째 단에서 작동하므로 이 부분의 주파수 응답은 다음과 같다.Fig3-2. Band-Pass Filter (BPF) Frequency Response Simulation Result실험 상 주어진 소자는 100㏀ 저항과 10nF 캐패시터만이 있으므로 이를 이용하면 설계 준비 사항에 나온 대로의 스펙은 구현할 수 없다. 따라서 위의 주어진 소자를 이용해 Simulation을 한 결과 위의 Fig3-2와 같은 결과가 나왔다. 이제 입력에 따른 출력 전압의 관계를 살펴보면 다음과 같다.Fig3-3. 입력 50Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 0.684VFig3-4. 입력 100Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 1.5007VFig3-5. 입력 200Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 1.6577VFig3-6. 입력 500Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 0.603V입력 사인파의 주파, band frequency 내의 주파수가 아닐 경우 필터링 되는 모습을 볼 수 있다.이제 앞의 시뮬레이션을 바탕으로 f0, Peak gain, 3dB Bandwidth, Q를 구하면 다음과 같다.a), Peak GainPeak Gain = 1.0007=159.221HzBPF의 H(w)를 나타내면 위의 Fig3-2와 같다. 이를 이용해 Peak Gain을 측정하면 1.0007로 예상한 대로과 같은 값을 얻을 수 있었다.b) 3dB Bandwidth, QPSPICE의 Measurement Tool을 이용해 3dB Bandwidth와 20dB Bandwidth를 구한 결과 위와 같다.? 3dB Bandwidth = 158.718Hz,? 20dB Bandwidth = 1.583kHz,2) High-Pass FilterFig4-1. Biquad 회로의 High-Pass Filter (HPF) 측정 모습KHN biquad의 첫번째 단에서 HPF가 작동하므로 이 부분의 출력을 측정한 결과는 다음과 같다.Fig4-2. 입력 50Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 0.214VFig4-3. 입력 100Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 0.988VFig4-4. 입력 200Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 2.1938VFig4-5. 입력 500Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 1.9655V입력 사인파의 주파수를 변경했을 때의 출력의 모습은 위의 Fig와 같다. 주파수가 100Hz이하로 낮을 경우 출력의 Vp-p는 입력의 Vp-p 값보다 적게 나오는 것을 볼 수 있다. 즉, center of frequency 이상의 주파수가 아닐 경우 필터링 되는 모습을 볼 수 있다. 또한 입력 peak to peak 전압보다 높은 곳을 볼 수 있는데 이는 gain이 1보다 높은근처라 생각된다. 이제 주파수 응답에 관해 살펴보면 다음과 같다.Fig4-6. High-Pass Fi855Hz, Gain = 0.9989HPF의 H(w)를 나타내면 위의 Fig4-6와 같다.=224.906Hz일 때의 Gain은 1.1556이다. 또한 Gain이 1일 때의 주파수=158.855Hz와 같은 값을 얻을 수 있었다.b) 3dB Frequency? PSPICE의 Measurement Tool을 이용해 3dB Frequency를 구한 결과 위와 같다.3dB Frequency = 136.276HzFig4-7. HPF의 dB Outpur Result? 20dB=20 log A 이므로 20dB Cutoff Frequency는 전압이득이 0.1인 곳에서 측정 할 수 있다. 하지만PSPICE의 dB marker를 이용하여 측정할 수 있는데 그 결과는 위의 Fig4-7과 같다.20dB Frequency = 52.481Hzc) PhaseFig4-8. HPF의 Phase Outpur ResultPSPICE의 phase marker를 이용하여 측정한 결과는 위의 Fig4-8과 같다.? 3dB Frequency의 Phase = 107.11°? 20dB Frequency의 Phase = 159.70°d) Output Result of Input Square Wave SignalFig4-9. Input Square Wave일 때의 회로 모습Fig4-10. 입력 1kHz 사각파(점선), 출력(실선) 모습Fig4-11. 입력 100Hz 사각파(점선), 출력(실선) 모습Fig4-12. 입력 10Hz 사각파(점선), 출력(실선) 모습사각파 입력을 넣었을 때의 출력 모습은 위의 Fig4-10과 같다. 입력 주파수를 1kHz에서 10Hz로 변화시키면 위의 Fig들과 같은 모습을 보여준다. 주파수가 낮아질수록 출력 전압이 빠르게 변하여 0에 수렴하는 모습을 보인다. 즉, 저주파 일 때는 출력 전압이 거의 차단되고, 주파수가 클수록 출력 전압이 통과하는 High-pass Filter의 모습을 보여주고 있다.3) Low-Pass FilterFig5-1. Biquad 회로의 Low-Pass 2V 사인파(점선), 출력(실선) Vp-p = 2.0454VFig5-3. 입력 100Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 2.2784VFig5-4. 입력 200Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 1.2456VFig5-5. 입력 500Hz Vp-p = 2V 사인파(점선), 출력(실선) Vp-p = 0.1602V입력 사인파의 주파수를 변경했을 때의 출력의 모습은 위의 Fig와 같다. 주파수가 200Hz이하로 높을 경우 출력의 Vp-p는 입력의 Vp-p 값보다 적게 나오는 것을 볼 수 있다. 즉, center of frequency 이하의 주파수가 아닐 경우 필터링 되는 모습을 볼 수 있다. 또한 입력 peak to peak 전압보다 높은 곳을 볼 수 있는데 이는 gain이 1보다 높은근처라 생각된다. 이제 주파수 응답에 관해 살펴보면 다음과 같다.Fig5-6. Low-Pass Filter (LPF) Frequency Response Simulation Resulta), Low Frequency Gain= 112.720Hz, Gain = 1.1550= 159.221Hz, Gain = 1.0024LPF의 H(w)를 나타내면 위의 Fig5-6과 같다.= 112.720Hz일 때의 Gain은 1.1550이다. 또한 Gain이 1일 때의 주파수=159.221Hz 와 같은 값을 얻을 수 있었다.b) 3dB Frequency? PSPICE의 Measurement Tool을 이용해 3dB Frequency를 구한 결과 위와 같다.3dB Frequency = 185.90HzFig5-7. LPF의 dB Outpur Result? 20dB=20 log A 이므로 20dB Cutoff Frequency는 전압이득이 0.1인 곳에서 측정 할 수 있다. 하지만 PSPICE의 dB marker를 이용하여 측정할 수 있는데 그 결과는 위의 Fig5-7과 같다.20dB Frequency = 484.172Hzc) PhaseFig5-8. LPF°

공학/기술| 2010.09.12| 14페이지| 5,000원| 조회(559)

설계, op amp, 전자회로실험, rc filter

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설계2-CMOS OP AMP_설계

설계2. CMOS OP AMP 설계1. 실 험 목 적2-Stage Op-amp 설계를 통해 동작원리를 파악한다.2. 실 험 이 론Fig1-1. 이론상 two stage CMOS Op Amp 회로도1) Two Stage CMOS Op Amp 이론1단 연산 증폭기의 출력을 두 번째 단의 입력으로 사용하여 두 단에 걸쳐 증폭하게 된다. 이때 전체 증폭이득값은 첫 번째 이득과 두 번째 이득의 곱을 통해서 얻을 수 있다. 이 이득은 1단 연산 증폭기 이득에 비해 매우 큰 값이며, 이는 2단 연산 증폭기의 강점으로 나타난다.위 그림은 two stage CMOS Op Amp 회로를 보여준다. CMOS op amp는 Two stage CMOS Op Amp로 두 개의 단으로 구성되어 있다. 회로의 중앙 부분에 위치한 첫 번째 단은 difference pair mos Q1-Q2와 이것의 Current mirror 부하 Q3-Q4로 이루어져 있다. Difference pair mos Q1-Q2는 Current Source Q5에 의해 바이어스 되는데 Q5는 Q8, Q5, Q7으로 구성된 current mirror의 두 출력 트랜지스터 중의 하나이다.회로에 우측에 위치한 두 번째 단은 common source 트랜지스터 Q6와 그 전류원 부하 Q7으로 구성되어 있는데 두 번째 단의 이득은 보통 50V/V에서 80V/V까지이다. 또한 주파수 특성을 보상하는 역할도 하는데 Negative feedback 되는 양에 무관하게 연산 증폭기가 발진하지 않고 안정적으로 동작하게 하려면 open circuit gain이 -20dB/dec의 기울기로 주파수에 따라 감소하도록 연산 증폭기를 만들어야 한다.two stage CMOS Op Amp를 등가회로로 해석하면 다음과 같은 회로가 나온다. 이 회로를 통해 전압이득또한 구해낼 수 있었다.Fig1-2을 무한대로 가정하면? 첫째 단의 이득은 다음과 같이 계산된다.? 두 번째 단의 이득은 다음과 같이 계산된다.? 전체 이득의 값은 두 단의 이득의 곱으로써 나오게 된다.2) two stage CMOS Op Amp의 소신호 등가회로와 pole의 계산Fig1-3vvvvvz그림에서의 pole은 대략 다음과 같이 계산된다.각 pole에서의 캐패시턴스 값이나 저항 값을 고려하면 p1과 p2는 크기가 비슷하며, 이는 곧 두 pole의 위치가 매우 가까운 위치에 존재한다는 것을 의미한다.3) stability와 위상 margin? 궤환 시스템의 stability를 얻기 위해서는 open loop의 이득이 1이 되는 주파수에서 위상 응답이 180°보다 작아야 한다. 그러나 2단 연산 증폭기의 경우 그림과 같이 두 개의 pole이 가깝게 형성됨으로써 이득이 1이 될 때의 위상 응답이 거의 180°에 가까움을 알 수 있다.Fig1-4. 2개의 pole과 위상 marginFig1-5. 보상 캐패시터를 포함한 회로? 위 그림을 살펴보면 두 개의 pole이 가깝게 존재할 경우에는 p2가 fT내에 존재하게 되어 위상 margin은 매우 작아지게 됨을 알 수 있다. 따라서 위상 margin을 확보하기 위해서는 두 pole을 서로 분리 하여(pole-splitting) p2를 fT밖으로 밀어내는 방법이 있으며, 이는 옆의 그림과 같이 보상 캐패시터 Cc를 추가함으로써 실현할 수 있다. Cc의 값이 충분히 클 경우 회로의 두 pole 값 및 zero의 값은 다음과 같다.? p1은 p2에 비해 매우 작은 값이며 p2 역시 Cc의 추가 후 훨씬커지므로 보상 캐패시터를 포함한 p1과 p2는 분리되고, 그림과 같이p2가밖으로 밀려남으로써 시스템은 훨씬 stablilty해 진다.3. 설계 부품1) CD4007 : CMOS Array ICs 3개2) 0.1uF 1개, 10pF 1개3) 220kΩ 2개, 100kΩ 2개, 1kΩ 1개, 1MΩ 1개, 100MΩ 1개4. PSPICE Simulation1) DC operationa) 전원 전압 = ± 7.5 V, R1=220kΩ, R2=∞, C2=0pF으로 설정한다.b) Positive input (A) 를 GND 에 연결하고, negative input (B)를 output (F)에 연결한다.c) C1=0.1uF 커패시터를 output (F) 과 GND 사이에 연결한다.Fig2-1. DC Operation 측정을 위한 회로 구성- Measurement:a) 입력이 없을 때, node F 와 node E를 oscilloscope를 이용하여 측정해 보고 증폭단이 안정적(stable)으로 동작하는지 검증하시오.Fig2-2. Node F 와 E의 안정성 검증Node F와 E사이의 안정성을 테스트해 본 결과 위의 Fig2-2와 같았다.이 때 F와 E의 phase를 AC Sweep을 이용해 측정해 본 결과F = -1.7388n ≒ 0°, E = -180°로 180만큼의 위상차가 나는 것을 볼 수 있다. 궤환 시스템의 stability를 얻기 위해서는 open loop의 이득이 1이 되는 주파수에서 위상 응답이 180°보다 작아야 한다. 그러나 2단 연산 증폭기의 경우 이득이 1이 될 때의 위상 응답이 거의 180°에 가깝게 나온 것을 볼 수 있다.b) Node A ~ G 의 DC 바이어스 전압을 측정하시오Fig2-3. Node A~G DC Bias 전압 측정 결과NodeABCDEFG전압(V)03.881m2.003-6.401-6.1873.881m5.9412) 증폭단 특성 측정 (Closed-loop 구성)- Setup:a) R1=220kΩ, R2=100kΩ, C2=10pF으로 설정한다.b) Node F 로부터 node B 로 100 kΩ 의 feedback 저항을 연결하고, node B 쪽에 1 kΩ 저항을 GND로 연결한다.Fig2-4. Closed-loop 회로 구성 모습- Measurements:a) Function generator로 입력 노드 A 에 1 Vpp, 100 Hz 의 square-wave 입력을 인가한다.Fig2-5. 1Vp-p, 100Hz 사각파 입력(실선), 출력(점선) 모습 (C2 = 10pF)위의 Fig2-4와 같이 회로를 구성해서 입력 node A와 출력 node F를 측정한 결과는 Fig2-5과 같다. 2-Stage Op-amp는 1-Stage의 출력을 2-Stage에서 입력으로 받아 2번 증폭을 하는 것이다. Fig2-5을 보면 비반적 증폭이 이뤄지지만 C2의 값이 큰 관계로 충전 시간이 걸려 톱니파와 같은 결과나 나오는 것을 볼 수 있다.따라서 C2를 10pF에서 0.6pF으로 바꾸면 아래 Fig2-7과 같은 비반전 증폭기의 입출력 파형을 볼 수 있다.Fig2-6. 1Vp-p, 100Hz 사각파 입력(실선), 출력(점선) 모습 (C2 = 0.6pF)b) 출력 node F 와 입력 node A 의 peak-to-peak 전압을 측정한다. 이 때 closed-loop gain 은 얼마인지 구하시오.입력 Node A = 500mV출력 Node F = 6.0618V∴ Closed-loop Gain() = 12.1236V/Vc) Output overshoot을 측정한다. 그리고 C1을 없애고 다시 overshoot을 측정한다.Overshoot이란 반응값이 안정 상태로부터 감소하기 전에 나타나는 미세한 증가 또는 반응값의 변화(증가) 후 안정 상태에 이르기 전에 나타나는 일시적인 초과 반응 현상을 일컫는다. 하지만 시뮬레이션 상으로 포화 상태가 되기까지 ripple이 발생하지 않으므로 overshoot은 0이라는 것을 알 수 있다. 또한 C1을 없애도 아래와 같이 overshoot이 0이라는 것을 볼 수 있다.Fig2-7. C1 제거 후 입출력 파형 모습3) Open-loop Gain- Setup:a) R1=220kΩ, R2=100kΩ, C2=10pF으로 설정한다.b) Node F 로부터 node B 로 100 MΩ 의 feedback 저항을 연결하고, node B 쪽에 C=10 uF (tantalum) 커패시터를 ground로 연결한다.c) 입력에 10 kHz 의 sine wave 를 인가한다.Fig2-8. Open Loop Gain 측정을 위한 회로 구성Fig2-9. 10kHz 정현파 입력(실선), 출력(점선) 결과10kHz 정현파 입력 결과 위의 Fig2-8과 같은 결과가 나왔다. 입력은 정현파가 들어갔지만 출력으로는 전압이 계속 감소하는 모습을 보이고 있다. 이는 2-Stage의 증폭, 즉 2-Stage의 게이트를 조절할 1 Stage에 커패시터가 달려있어 충전이 될 때까지 시간이 걸리기 때문이다. 따라서 충전 딜레이로 인해 계속해서 전압이 떨어지는 모습을 볼 수 있다. 만약 node B의 C=1pF으로 바꾼다면 아래와 같이 입출력이 일치하는 모습을 볼 수 있다.Fig2-10. node B의 C=1pF 일 때 입출력 결과- Measurements:a) 출력노드 F 에 1 Vpp 출력이 나오도록 입력을 조정한다.b) 주파수를 변화시키면서, upper 3dB frequency 와 lower 3dB frequency를 측정한다.3dB Frequency 측정 결과 333.426Hz가 나왔다.

공학/기술| 2010.09.12| 11페이지| 5,000원| 조회(1,781)

설계, 전자회로실험, CMOS OP AMP

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설계1-C측정회로설계

설계1. C 측정회로 설계1. 실 험 목 적c를 측정하는 c측정회로를 설계하고 그 특징을 알아본다.? 선택한 c측정회로 : 적분기를 이용한 회로즉, 적분기를 이용하여 C 측정회로를 설계, 측정하는 것이 이 설계의 최종 목표이다2. 설계 부품1) DC Power Supply (±15V)2) 파형발생기3) 10kΩ × 2, 100kΩ, 0.1uF, 0.33uF, 22nF, 0.47uF, 3.9nF, 1nF4) OP-AMP 741C3. 설계 방법1) 설계 회로Fig1-1. 적분기를 이용한 회로 설계위의 적분회로를 이용하여, C를 계산할 수 있다.즉, 적분회로의 입출력 관계식은이므로, 실제의 적분기 회로에서는 궤환 커패시터 C양단에 RS를 연결하여 회로의 저주파 이득을 제한한다. 이는 연산증폭기의 포화를 방지한다. 입력 바이어스 전류에 의한 전압은 R2=(R1//RS)를 연결하여 줄일 수 있다. 이 때 병렬저항 RS로 인한 저주파 이득이 제한을 받게 되므로 앞의 입출력 관계식은보다 높을 때만 유효하게 된다.fC보다 낮은 주파수에서는 앞의 회로는 전압 이득이 다음과 같은 반전 증폭기가 된다.입력주파수가보다 높을 때 출력전압은 다음과 같으며이를 캐패시터를 구하는 식으로 바꾸면 다음과 같다.입력을 사각파로 넣으면 결과 파형을 이용해 입력전압의 적분을 구할 수 있으며 출력전압은 결과 파형 측정으로은 설계한 값이므로 캐패시터의 용량을 측정할 수 있다.위와 같이 C값을 측정하기 위해서는 입력 주파수가보다 높을 때 동작하는 적분 기능을 이용해야 한다. 처음 실험 시 이 입력 주파수를 제대로 입력하지 않아서 적분기가 아닌 반전 증폭기로 동작을 하게 되었다. 즉 실제 실험 시 캐패시터에 따른를 고려하지 않고 입력 주파수를 넣었기 때문에 올바른 C값을 얻어 내지 못했다. 따라서 PSPICE 시뮬레이션을 통해 C값에 따른값을 변화시킴으로써 그에 맞는 입력주파수를 찾아내어 실험에 임하게 되었다.2) 설계 구현Fig1-2. 실제 구현 회로0.1uF 0.33uF 22nF 0.47uF 3.9nFFig1-3. 측정할 CapacitorsFig1-4. 입력 파형 10Vp-p , 사각파Fig1-5. 입력 주파수 fc = 10kHz4. 실험 결과1) C = 0.1uFFig2-1. C = 0.1uF, Vinp-p = 5V, Voutp-p = 0.5VVout 측정 결과 옆의 Fig2-1과 같다. 프로브와 회로 자체의 노이즈로 인해서 Vout을 측정할 때 peak부분의 노이즈로 오실로스코프의 measure 기능을 사용하지 못하였다. 따라서 눈으로 그 간격을 측정한 결과 다음과 같다.= 0.25Vpeak = 5V의 반주기 : 0.05ms⇒= {1/(10K×0.25)}×5×0.05×10-3 = 0.1uF오차: 0.00%Fig2-2. C = 0.1uF의 PSPICE Simulation 결과PSPICE 시뮬레이션 결과 위의 Fig2-2와 같다. PSPICE 상에서는 capacitor로 인해 처음 얼마간은 하강하는 모습으로 보이고 그 뒤 stable한 결과를 얻을 수 있다. 따라서 우린 이 stable한 부분의 Vp-p를 측정하였다. 그 결과는 다음과 같다.= 0.279Vpeak = 5V의 반주기 : 0.05ms= 0.089uF2) C = 0.33uFFig2-3. C = 0.33uF, Vinp-p = 5V, Voutp-p = 0.08V= 0.08Vpeak = 5V의 반주기 : 0.05ms⇒= {1/(10K×0.08)}×5×0.05×10-3 = 0.313uF오차: 5.30%Fig2-4. C = 0.1uF의 PSPICE Simulation 결과= 0.105Vpeak = 5V의 반주기 : 0.05ms= 0.333uF3) C = 22nFFig2-5. C = 0.22nF, Vinp-p = 5V, Voutp-p = 1V= 1Vpeak = 5V의 반주기 : 0.05ms⇒= {1/(10K×1)}×5×0.05×10-3 = 25nF오차: -13.64%Fig2-6. C = 0.22nF의 PSPICE Simulation 결과= 1.1157Vpeak = 5V의 반주기 : 0.05ms= 22.401nF4) C = 0.47uFFig2-7. C = 0.47uF, Vinp-p = 5V, Voutp-p = 0.06V= 0.06Vpeak = 5V의 반주기 : 0.05ms⇒= {1/(10K×0.06)}×5×0.05×10-3 = 0.417uF오차: 11.35%Fig2-8. C = 0.47uF의 PSPICE Simulation 결과= 0.067Vpeak = 5V의 반주기 : 0.05ms= 0.373uF5) C = 3.9nFFig2-9. C = 0.47uF, Vinp-p = 5V, Voutp-p = 6.6V= 6.6Vpeak = 5V의 반주기 : 0.05ms⇒= {1/(10K×6.6)}×5×0.05×10-3 = 3.79nF오차: 2.87%Fig2-10. C = 3.9nF의 PSPICE Simulation 결과= 6.4626Vpeak = 5V의 반주기 : 0.05ms= 3.868nF실제C값peak의 반주기실험값시뮬레이션값C측정값오차C측정값0.1uF5V0.05ms0.25V0.1uF0.00%0.279V0.089uF0.33uF5V0.05ms0.08V0.313uF5.30%0.075V0.333uF22nF5V0.05ms1V25nF-13.64%1.116V22.401nF0.47uF5V0.05ms0.06V0.417uF11.35%0.067V0.373 uF3.9nF5V0.05ms6.6V3.79nF2.87%6.463V3.868nFTable2-1. C 측정 실험과 시뮬레이션 값 비교위 Table2-1은 실험값과 시뮬레이션 값을 비교한 것이다.5. 고 찰이번 실험은 실험자가 직접 회로를 설계하여 주어진 Capacitor의 값을 측정하는 것 이였다.우린 지난 실험3에서 행해진 적분 회로를 이용하여 C를 측정하는 회로를 설계하였다. 이전 실험에서는 입력주파수 특성에 따른 회로의 특성을 확인하는 실험 과정이 없었다. 즉,보다 높은 주파수에서는 반전증폭기로 작용하고, 적분기에서는보다 낮은 주파수에서 반전증폭기로 작용하므로 이번 실험에서는 먼저 회로의 대략적인 입력주파수를 계산해보았다. 먼저 PSPICE 시뮬레이션을 이용해 우리가 얻고자 하는 C값을 알아보았다. 시뮬레이션을 한 결과 처음 얼마 동안은 아래 Fig3-1과 같이 하향하는 파형이 나왔다.Fig3-1. Capacitor로 인해 Stable한 결과를 얻기까지의 출력 모습이는 사인파가 아닌 구형파가 인가되었기에 최초 5V를 Capacitor가 직류로 인식하여 오픈되고 Vo은 Vin의 반전증폭 되었기 때문이다. 그 이후엔 예상했던 안정된 결과가 나왔으므로 이 부분을 이용해 Voutp-p를 계산하였다.대략 10kHz정도에서 우리가 측정할 Capacitor를 측정할 수 있으므로 먼저 10Vp-p, 10kHz의 구형파를 입력으로 넣었다. 그 후 발생한 삼각파의 Vp-p를 구한 뒤의 수식을 이용해서 C값을 얻었다. 이를 바탕으로 실제 실험을 실시하였는데 첫 실험 시 C 값에 따른 R3의 값, 즉 입력 주파수를 변화하지 않고 실험을 실시하여 원하는 적분 결과가 나오지 않고 반전 증폭기로 동작하는 모습을 보였다. 따라서 시뮬레이션과 수식을 이용해 입력주파수를 먼저 계산한 뒤 그에 맞는 저항과 입력주파수를 이용해 회로를 구성한 결과 평균 오차율 3.78%의 실제 C값과 거의 일치하는 결과를 얻을 수 있었다. 근접하긴 했으나 오차가 발생 하였는데 그 이유는 우린 실험 시 디지털 오실로스코프의 measure 기능을 이용해 peak값을 측정하고자 했다. 하지만 프로브와 오실로스코프, 회로, 파형 발생기 사이의 노이즈로 인해 정확한 peak값을 얻지 못했다. 따라서 눈으로 전압의 간격을 측정하여 정확하지 못한 peak값을 얻었다. 만약 peak 전압을 정확히 얻을 수 있다면 보다 완벽한 C값을 측정할 수 있을 것이다.

공학/기술| 2010.09.12| 9페이지| 5,000원| 조회(318)

설계, 전자회로실험, C측정회로

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실험 8예비. Output Stage

실험 8. Output Stage1. 실 험 목 적Class-A, Class-B, Class-AB Ouput Stage를 각각 설계하고 PSPICE 시뮬레이션으로 확인해본다.2. 실 험 이 론1) Class-A AmplifierClass-A Amplifier는 bias점이 Cut-off voltage의 1/2 이하 일 때의 증폭기를 말한다. 여기서 Cut-off는 진공관의 전류가 흐르지 않게 되는 상태라고 정의할 수 있다. 이 증폭기는 다음과 같은 특징을 가지고 있다? 효율이 낮다(직렬 부하 시 최대 12.5%, 병렬 부하 시 최대효율 25%).? 찌그러짐이 적다.? 주로 소신호 증폭용으로 많이 사용된다.(a) A급, (b) B급, (c) AB급, (d) C급? 360°의 전체 입력 사이클에 대해 출력에서 선형 동작한다.A급 증폭기? Emitter follower는 낮은 출력저항을 가지므로 일반적인 A급 출력 단이다.교류부하선? 교류부하선은대의 모든 가능한 결합을 나타내는 그래프이며 주어진 증폭기로부터 최대한 가능한 출력전압의를 나타낸다.? 최대를 증폭기의 compliance라고 하며, 증폭기의 compliance는와로부터와의 최대 가능한 값의 결정에 의해 찾게 된다.? A급 증폭기에서 얻을 수 있는 최대 효율은 25%이며, 동작점이 교류부하선의 중앙에 있을 때, 최대 효율이 얻어진다.이미터 플로어의 전달 특성2) B CLASS AMPLIFIER바이어어스 전압이 CUT-OFF점과 같고 신호의 최대의 크기가 바이어스 전압과 같을 때를 B급 증폭기라고 한다. 이 증폭기의 특성은? 효율이 매우 높으며(최대 78.5%)? 찌그러짐이 매우 크나 실제는 단독의 B급 증폭기로 사용되는 경우가 별로 없고 PUSH-PULL로 사용되어 일그러짐은 A급 증폭기와 같은 수준으로 할 수가 있다.? 입력과 출력의 반 파형인 180도임(PUSH-PULL 이면 360도)? 주로 오디오의 종단 전력증폭에 많이 사용된다.? B급 증폭기의 기본 회로는 입력신호가 없을 때, 소비전력이 0이라는 장점이 있지만 트랜지스터의 turn on 전압으로 인해 crossover distortion이 생기는 단점이 있다.B급 증폭기그림과 같은 회로는이 부하 쪽으로 전류를 push(source)하고,가 부하로부터 전류를 pull(sink)하므로 push-pull구조라고 한다.? B급 증폭기의 전력 변환 효율를 계산하기 위해 crossover distortion을 무시한 정현파의를 이용한다.B급 출력단의 전달 특성3) AB CLASS AMPLIFIER크로스오버 왜곡은 상보 출력 트랜지스터들을 0이 아닌 작은 전류로 바이어스시킴으로써 실질적으로 제거할 수 있다. 그 결과가 아래의 그림과 같은 AB Class Amplifier 이다.AB급 출력단가 어떤 양만큼 플러스 쪽으로 증가하면의 베이스 전압도 같은 양만큼 증가할 것이고 출력은 베이스 전압과 거의 같은 값의 플러스 전압이 될 것이다. 즉이 된다.가 플러스 이기 때문에전류는을 통해 흐를 것이고, 이에 따라 iN은 반드시 증가할 것이다.이 증가했기 때문에 이에 상응하여도의 정지 전압 값 이상으로 증가할 것이다. 그러나 두 베이스 사이의 전압이로 항상 일정하기 때문에,의 증가는를 같은 양만큼 감소시키게 될 것이다. 따라서는 감소할 것이다.과사이의 관계는 다음과 같이 유도할 수 있을 것이다.따라서이 증가하면, 같은 비율로가 감소하며 두 전류의 곱은 일정하게 유지될 것이다.따라서 다음과 같은 식의 해를 구함으로써 주어진에 대한을 구할 수 있을 것이다.AB급 출력단의 전달 특성3. PSPICE Simulation1) Class-A Output StageDC Bias:a) 입력노드 S 를 Ground로 연결하고, 노드 B 에 부하저항을 연결하지 않는다. Supply 는 ± 5 V 이다.Class-A BJT Output Stage withEmitter-Current BiasClass-A 전압/전류 시뮬레이션 결과b) A~F 노드의 전압을 측정하고 Q1의 전류를 구한다.Node측정값A-62.94mVB-697.5mVC5VD-5VE-4.228VF-5VQ16.294uA4608.84Signal Operation:a) R2=10kΩ, load RL=10kΩ 으로 구성하고, 입력 노드 S 에 0.1 Vpp, 1 kHz 삼각파형을 인가해 준다.Class-A 삼각파 입력 회로Class-A 삼각파 입력 회로 시뮬레이션 결과b) Oscilloscope를 이용하여 노드 S, A, B 의 전압을 측정한다. S to B 전압 이득과 A to B 전압이득을 구하시오.노드 S, A, B의 전압Node측정값S-50mVA-109.5mVB-742.6mV전압이득(B/S)14.85전압이득(B/A)6.78c) 입력 amplitude를 증가시키면서, 입력 S 와 출력 B 의 peak 전압을 측정하시오.Vpp=0.1V, Vin=50.000mV, Vout=55.5mVVpp=2V, Vin=1.000V, Vout=496.5mVVpp=10V, Vin=5.0000V, Vout=4.75VVpp=20V, Vin=10.000V, Vout=4.8237Vd) 측정결과를 이용하여, 입력과 출력 전압의 관계를 그래프로 그리시오. 또한 출력이 포화될 때의 입력과 출력 전압을 표시하시오.Saturation이 되는 Vin는 5.9507V이고 이 때 Vout은 4.75425V이다.2) Class-B Output StageDC Bias:a) 입력노드 S 를 Ground로 연결하고, 노드 B 에 RL=10kΩ 부하저항을 연결한다. Supply 전압은 ± 5 V 이다.Class-B ComplementaryBJT Output Stageb) A~D 노드의 바이어스 전압을 측정하고 Q1의 전류를 구한다.Node측정값A117.7nVB-313.2pVC5VD-5VQ16.294uASignal Operation:a) 부하저항 RL=10kΩ 으로 구성하고, 입력 노드 S 에 0.2 Vpp, 1 kHz 삼각파형을 인가해 준다.b) Oscilloscope를 이용하여 노드 S, A, B 의 전압을 측정한다. S to B 전압 이득과 A to B 전압이득을 구하시오.Node측정값S-100mVA-100mVB-37.29mV전압이득(B/S)0.37전압이득(B/A)0.37c) 입력 amplitude를 증가시키면서, 입력 S 와 출력 B 의 peak 전압을 측정하시오.Vpp=0.2V, Vin=99.044mV, Vout=884.664uVVpp=2V, Vin=0.9956V, Vout=449.556mVVpp=10V, Vin=4.9692V, Vout=4.3632VVpp=20V, Vin=5.6047V, Vout=4.9778Vd) 측정결과를 이용하여, 입력과 출력 전압의 관계를 그래프로 그리시오. 또한 출력이 포화될 때의 입력과 출력 전압을 표시하시오.Saturation이 되는 Vin는 5.6545V이고 이 때 Vout은 4.8912V이다.3) Class-AB Amplifier(a) 입력노드 I 를 Ground로 연결하고, 노드 B 에 RL=10kΩ 부하저항을 연결한다. Supply 는 ± 5 V 이다.(b) 각 노드의 전압을 측정하고 Q1,Q2의 전류를 구한다.Class-AB 전압/전류 시뮬레이션 결과

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전자회로실험, 결과, Output Stage

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실험 8결과. Output Stage

실험 8. Output Stage1. 실 험 목 적Class-A, Class-B, Class-AB Ouput Stage를 각각 설계하고 PSPICE 시뮬레이션으로 확인해본다.2. 실 험 결 과1) Class-A Amplifier(a) 입력노드 S 를 Ground로 연결하고, 노드 B 에 부하저항을 연결하지 않는다. Supply 는 ± 5 V 이다.Class-A BJT Output Stage withEmitter-Current BiasClass-A BJT Output Stage 회로 구성 모습(b) A~F 노드의 전압을 측정하고 Q1의 전류를 구한다.ABCDEFFClass-A 전압 시뮬레이션 결과Node측정값PSPICE실험값A-62.94mV-89.2mVB-697.5mV-0.77VC5V4.89VD-5V-4.88VE-4.228V-4.20VF-5V-4.93VQ11.355mA1.3mA시뮬레이션과 실제 실험 결과 비교예비 보고서에서 실시한 PSPICE 시뮬레이션 결과와 실제 실험 결과를 비교한 값은 위의 Table과 같다.A~F노드의 전압과 Q1의 전류를 측정한 결과 PSPICE로 예상한 결과와 오차범위 ±3%이내의 값으로 거의 일치한 것을 볼 수 있다.(c) R2=10kΩ, load RL=10kΩ 으로 구성하고, 입력 노드 S 에 0.1 Vpp, 1 kHz 삼각파형을 인가해 준다.0.1 Vpp, 1 kHz 삼각파형의 입출력(d) Oscilloscope를 이용하여 노드 S, A, B 의 전압을 측정한다. S to B 전압 이득과 A to B 전압이득을 구하시오.SABClass-A 전압 시뮬레이션 결과Node측정값PSPICE실험값S-50mV-43.8mVA-109.5mV-85.8mVB-742.6mV-0.768V전압이득(B/S)14.8517.53전압이득(B/A)6.788.95시뮬레이션과 실제 실험 결과 비교예비 보고서에서 실시한 PSPICE 시뮬레이션 결과와 실제 실험 결과를 비교한 값은 위의 Table과 같다.S,A,B노드의 전압을 측정한 결과 PSPICE로 예상한 결과와 공급되는 5V 전압이 보다 높게 들어가서 emitter에 걸린 전류가 증가하여 전압도 증가한 것으로 보인다.(e) 입력 amplitude를 증가시키면서, 입력 S 와 출력 B 의 peak 전압을 측정하시오.1 kHz 삼각파 , Vin=56mV, Vout=52mV1 kHz 삼각파 , Vin=200mV, Vout=280mV1 kHz 삼각파 , Vin=500mV, Vout=560mV1 kHz 삼각파 , Vin=1.561V, Vout=1.561V1 kHz 삼각파 , Vin=2.721V, Vout=2.561mV1 kHz 삼각파 , Vin=5.401V, Vout=5V1 kHz 삼각파 , Vin=7V, Vout=5.601VVin [V]Vout [V]실험값시뮬레이션0.0560.0520.0560.20.280.200.50.560.501.5611.561.552.7212.562.75.40154.7575.604.83시뮬레이션과 실제 실험 결과 비교예비 보고서에서 실시한 PSPICE 시뮬레이션 결과와 실제 실험 결과를 비교한 값은 위의 Table과 같다.입력 amplitude를 증가시키면서, 입력 S 와 출력 B 의 peak 전압을 측정한 결과 PSPICE로 예상한 결과와 오차범위 ±5%이내의 거의 일치하는 결과를 얻을 수 있었다.(f) 측정결과를 이용하여, 입력과 출력 전압의 관계를 그래프로 그리시오. 또한 출력이 포화될 때의 입력과 출력 전압을 표시하시오.Vout/Vin 시뮬레이션 결과입출력 관계 그래프는 위의 그림과 같다.1 kHz 삼각파 , Vin=4.561V, Vout=4.401V실험 결과 위와 같이 Saturation이 시작 될 때의 Vin=4.561V, Vout=4.401V의 값을 얻을 수 있었다.이 때 PSPICE Simulation 결과는 Vin는 5.9507V이고 이 때 Vout은 4.75425V이다. Vin의 값이 약간 오차가 더 나는 것을 볼 수 있는데 이는 실제 실험시 Saturation 구간을 눈으로 확인하면서 전압을 인가할 때 정확하게 하지 못해 발생한 것이 5 V 이다.Fig2-1. Class-B ComplementaryBJT Output StageFig2-2. Class-B ComplementaryBJT Output Stage 회로 구성 모습(b) A~D 노드의 전압을 측정하고 Q1의 전류를 구한다.ABCDNode측정값시뮬레이션측정값A117.7nV0.1mVB-313.2pV-0.1mVC5V5.03VD-5V-5.03VQ16.294uA-Table2-1. 시뮬레이션과 실제 실험 결과 비교실험 결과와 PSPICE Simulation값을 비교한 결과는 위의 Table2-1.와 같다. 시뮬레이션 결과 Node B에서 매우 작은 전압이 걸리고 Q1에서도 매우 극소량의 전류가 흐르는 것을 볼 수 있다. 따라서 이 부분은 멀티미터의 측정 범위에 벗어나므로 측정을 하지 못하였다. 나머지 Node A, C, D는 모두 예상치와 같은 결과를 얻었다.(C) R2=10kΩ, load RL=10kΩ 으로 구성하고, 입력 노드 S 에 0.1 Vpp, 1 kHz 삼각파형을 인가해 준다.Fig2-3. 0.1 Vpp, 1 kHz 삼각파형의 입출력(d) Oscilloscope를 이용하여 노드 S, A, B 의 전압을 측정한다. S to B 전압 이득과 A to B 전압이득을 구하시오.Node측정값시뮬레이션실험값S-100mV-112.0mVA-100mV-112.0mVB-37.29mV-40.40mV전압이득(B/S)0.370.28전압이득(B/A)0.370.28Table2-2. 시뮬레이션과 실제 실험 결과 비교예비 보고서에서 실시한 PSPICE 시뮬레이션 결과와 실제 실험 결과를 비교한 값은 위의 Table2-2.과 같다.S,A,B노드의 전압을 측정한 결과 PSPICE로 예상한 결과와 오차범위 ±10%이내의 값이 나왔다. 전압이득은 시뮬레이션 상보다 낮게 나왔는데 이는 idle하지 못한 소자 성분과 일정치 못한 전압이 인가되어 BJT의 Emitter와 Collector에 흐르는 전류가 시뮬레이션 값과 달라서 생긴 결과라 할 수 있다.(e) 입력 ampli Vin=1.00V, Vout=460mV1 kHz 삼각파 , Vin=3.601V, Vout=2.961V1 kHz 삼각파 , Vin=5.761V, Vout=4.961VVin [V]Vout [V]실험값시뮬레이션0.84224m283.854m1460m430.930m3.6012.9612.9585.7614.9614.908Table2-3. 시뮬레이션과 실제 실험 결과 비교예비 보고서에서 실시한 PSPICE 시뮬레이션 결과와 실제 실험 결과를 비교한 값은 위의 Table2-3.과 같다.입력 amplitude를 증가시키면서, 입력 S 와 출력 B 의 peak 전압을 측정한 결과 PSPICE로 예상한 결과와 오차범위 ±5%이내의 거의 일치하는 결과를 얻을 수 있었다.(f) 측정결과를 이용하여, 입력과 출력 전압의 관계를 그래프로 그리시오. 또한 출력이 포화될 때의 입력과 출력 전압을 표시하시오.Vout/Vin 시뮬레이션 결과입출력 관계 그래프는 위의 그림과 같다.1 kHz 삼각파 , Vin=5.761V, Vout=4.961V실험 결과 위와 같이 Saturation이 시작 될 때의 Vin=4.561V, Vout=4.401V의 값을 얻을 수 있었다.이 때 PSPICE Simulation 결과는 Vin는 5.6545V이고 이 때 Vout은 4.8912V이다. 오차가 발생하는 이유는 실제 실험시 Saturation 구간을 눈으로 확인하면서 전압을 인가할 때 정확하게 하지 못해 발생한 것이라 생각된다.3) Class-AB Amplifier(a) 입력노드 I 를 Ground로 연결하고, 노드 B 에 RL=10kΩ 부하저항을 연결한다. Supply 는 ± 5 V 이다.Class-AB Output StageClass-AB Output Stage 회로 구성 모습(b) 각 노드의 전압을 측정하고 Q1,Q2의 전류를 구한다.ABCDEFHNode측정값PSPICE실험값A0.6460.751B-0.646-0.673C26.07m80.9mD-51.48m-43.8mE-4.982-4.94F-4.962-4.94H C와 H에서 상당한 오차가 나는 것을 볼 수 있다. 그 이유는 idle하지 못한 전압 인가와 소자내부 특성으로 인한 것이라 생각 된다.(c) 입력 노드 I 에 0.2 Vpp, 1 kHz 삼각파형을 인가해 준다. 출력 노드 H 에는 RL=10kΩ을 연결한다.(d) Oscilloscope를 이용하여 노드 S, I, H 의 전압을 측정한다.(e) 입력 amplitude를 증가시키면서, 입력 I 와 출력 H 의 peak 전압을 측정한다.1 kHz 삼각파 , Vin=304mV, Vout=424mV1 kHz 삼각파 , Vin=600mV, Vout=480mV1 kHz 삼각파 , Vin=3.041V, Vout=2.241V1 kHz 삼각파 , Vin=6.001V, Vout=4.601V1 kHz 삼각파 , Vin=7.001V, Vout=5.001V1 kHz 삼각파 , Vin=11.20V, Vout=5.001V(f) 측정결과를 이용하여, 입력과 출력 전압의 관계를 그래프로 그리시오. 또한 출력이 포화될 때의 입력과 출력 전압을 표시하시오.1 kHz 삼각파 , Vin=7.001V, Vout=5.001V실험 결과 위와 같이 Saturation이 시작 될 때의 Vin=7.001V, Vout=5.001V의 값을 얻을 수 있었다.이 때 PSPICE Simulation 결과는 5.5V이고 이 때 Vout은 4.2889V이다. 오차가 발생하는 이유는 실제 실험시 Saturation 구간을 눈으로 확인하면서 전압을 인가할 때 정확하게 하지 못해 발생한 것이라 생각된다.3. 고 찰이번 실험은 Class-A, Class-B, Class-AB의 Output Stage를 구성하여 입출력단의 전압 관계를 보는 것이 목적 이였다. 세 개의 Output Stage 모두 예상대로 일정 전압이 입력에 인가되었을 때 출력 전압이 Saturation 되는 것을 볼 수 있었다. PSPICE 상에서는 그 부분을 시뮬레이션을 통해 정확히 볼 수 있었지만, 실제 실험 시에는 파형발생기를 손으로 조절하면서 측정을 해야만다.

공학/기술| 2010.09.12| 12페이지| 2,000원| 조회(248)

전자회로실험, 결과, Output Stage

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