?개인별 설계 프로젝트?최종 보고서?< DASH WATCH >목 차0. 추진계획 ------------------------------------------ 11. write a detailed system specification. -------------------- 12. define all control input signals, output data,registers and list in table. ---------------------------- 23. Find a state machine diagram including theregister transfers in datapath and control unit. ------------ 34. define all control signals, staus signals and list in table. ---- 45. draw block diagram of datapath and control unit. ---------- 56. Design any specialized register transfer logicin both datapath and control unit. --------------------- 57. design the control unit logic. ------------------------ 68. 분주 -------------------------------------------- 69. VHDL 코딩 --------------------------------------- 610. Simulation --------------------------------------- 711. Pin Assignment ----------------------------------- 812. Dash Watch 시현 사진 ------------------------------813. 토의 --------------------------------------------914. 참고자료 -est dash timeRSTSet shortest value to 10011001Data outputDPDecimal point to display(=1)CNTIME이 SD값 보다 짧으면 점등, 길어지면 자동 소등Data outputvectorSEG10Digit 1 data vector a,b,c,d,e,f,g to displaySEG1Digit 0 data vector a,b,c,d,e,f,g to displaySEGM1Digit -1 data vector a,b,c,d,e,f,g to displaySEGM10Digit -2 data vector a,b,c,d,e,f,g to display16Bit registerSDParallel load registerCNT4-Digit BCD counter3. Find a state machine diagram including theregister transfers in datapath and control unit.*Moore model(1) STATE 1- 전원 켜진다 or RESET- SD 50khz로 바꿔서빠른 시간에 0.01초가 올라가는 것으로 수정하여서 시뮬레이션을 돌렸다 ***- 모든 입력을 0을 넣어줬을 때 ON되는 것으로 설정하였다.- START에서 입력이 들어가면(80ns) 타이머가 돌아가는데 그 때 0.01자리 세그먼트가올라가는 것을 확인 할 수 있고, STOP하여(200ns) CSS에 입력이 들어가면(280ns)비교를 하고 최신 값을 저장한다. 위 시뮬에서는 0011000으로 저장되어 있는 것을 알수 있다.- 그리고 RESTART 했을 때(350ns) 다시 타이머가 돌아가면서 처음(0)부터 카운터가돌아가고 이번에는 앞에 값보다 일부러 오래 걸리는 시간이 되도록 설정하였다.왜냐면 CSS비교기가 잘 돌아가는지 확인하기 위해서다. 스탑을(520ns) 하고 CSS 눌렀을 때 예상했던 것 처럼 앞서 저장되어있던 값이 뜨는 것을 확인 할 수 있다(0011000).그리고 RST(리셋) 버튼을 눌렀을 때(6는 그 때 분주한 것을 참고로 설계에 접목을 시켜 난제를 풀어나갔다. 그런데 이 분주한 것에 대해 친구가 반론이 들어왔었는데 그 친구의 논리는 보드에서 50Mhz를 넣어주게 되는데 이것의 의미는 50M번 움직인 것이 1초에 해당하는 것이니, 0.01초는 50M*0.01을 곱한 것과 같으므로, 이 회수만큼 돈 것이 0.01초에 해당하는 것이라고 주장을 펼치는 것이었다. 그 친구의 논리도 들어보면 맞지만 내가 생각해낸 논리역시 정확하다고 믿었기에 그대로 밀고 나갔다. 나의 논리는 위 코드에서 나와있듯이 50M번을 돌았을 때가 0.01초로 지정하고 그렇게 된다면 결국 그 값은 1초에 100번 돌았으니 결국 이 값은 100hz이고 결국 50*10^4 분주된 것을 알 수 있다.그리고 책에서 원하는 것을 다 이루고 조금 아쉬운 감이 있어서 기능을 추가하였다.무엇이냐면 예를 들어 학교에서 전교에서 달리기가 제일 빠른 아이를 찾는 대회를 있다고 가정하자. 그 때 이것을 설계한 것을 돌리게 되는데 최신값(즉 제일 빠른 값)이 저장되어 있는데 어떤 사람이 달리기를 시작했다. 그 때는 상태비교기 LED에서 불이 들어 온다. 왜냐면 아직 최신값 보다 빠르기 때문이다. 그러다 이 참가자가 최신값 보다 느려지는 순간 LED는 저절로 불이 꺼진다. 이것을 보고 진행자는 굳이 번거롭게 초시계를 일일이 대조할 필요 없는 편리함이 있을 것 같아서 이 기능을 추가하였다.이것으로 컴퓨터구조 텀 프로젝트 보고서를 마치겠습니다. 감사합니다.14. 참고자료? 디지털 시스템 설계를 위한 VHDL 기본과활용. - 박세현, 그린.1998? 디지털공학 및 실습. 진경시, 김경만, 박효열 공저, 기전연구사.2007#첨부a_top -> matc -> mux -> a state -> SD -> counter-> a_seg_drvTOP 블록 설계 a_top.vhdLibrary IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity a_top d_logic_vector(6 downto 0);-------------------- counter ---------------------Component a_counterport( CLK: in std_logic;RST: in std_logic;STATE: in std_logic_vector(6 downto 0);CNT10: out std_logic_vector(3 downto 0);--4bit outputCNT1: out std_logic_vector(3 downto 0);--4bit outputCNTM1: out std_logic_vector(3 downto 0);--4bit outputCNTM10: out std_logic_vector(3 downto 0) --4bit output);end component;--SD, MATC, MUX 와 연결될 signalssignal cnt10: std_logic_vector(3 downto 0);signal cnt1: std_logic_vector(3 downto 0);signal cntm1: std_logic_vector(3 downto 0);signal cntm10: std_logic_vector(3 downto 0);------------------ MATC -------------------Component MATC -- COMPARE SD(SHORTEST) vs CNT(COUNTER)port(CNT10: in std_logic_vector(3 downto 0);CNT1: in std_logic_vector(3 downto 0);CNTM1: in std_logic_vector(3 downto 0);CNTM10: in std_logic_vector(3 downto 0);SD10: in std_logic_vector(3 downto 0);SD1: in std_logic_vector(3 downto 0);SDm1: in std_logic_vector(3 downto 0);SDm10: in std_logic_vec---------ComponentMUXport( STATE : in std_logic_vector(6 downto 0);CNT10: in std_logic_vector(3 downto 0);CNT1: in std_logic_vector(3 downto 0);CNTM1: in std_logic_vector(3 downto 0);CNTM10: in std_logic_vector(3 downto 0);SD10: in std_logic_vector(3 downto 0);SD1: in std_logic_vector(3 downto 0);SDm1: in std_logic_vector(3 downto 0);SDm10: in std_logic_vector(3 downto 0);DIS10: out std_logic_vector(3 downto 0);DIS1 : out std_logic_vector(3 downto 0);DISM1 : out std_logic_vector(3 downto 0);DISM10 : out std_logic_vector(3 downto 0));end component;-- a_seg_drv 블록과 연결될 signalssignaldis10:std_logic_vector(3downto0);signaldis1:std_logic_vector(3downto0);signaldism1:std_logic_vector(3downto0);signaldism10:std_logic_vector(3downto0);-- A SEG DRV--component a_seg_drvport(DIS: in std_logic_vector(3 downto 0);SEG: out std_logic_vector(6 downto 0));end component;-- BEGIN ---- signal과 각 블록의 input,output 연결begina_state_0 : a_stateport map( CLK=>CLK,RST=>RST,START=>START,CSS=>CSS,STOP=>STOP,MATCH =);DP
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