LCD 구조분석(1) 개요LCD의 구조는 크게 BLU와 LC패널 부분으로 나눌 수 있으며 이를 제조하기 위한 공정으로는 TFT 공정, Color Filter 공정, Cell 공정, Module 공정으로 나뉘어 진행된다. TFT공정과, CF공정을 거친 2개의 Glass를 가지고 Cell 공정을 거쳐 1개의 패널이 만들어 지고, Cell 공정을 거친 패널이 Module 공정을 거쳐 실제로 모니터나 TV에 들어가는 TFT-LCD 패널 1장이 만들어 진다. 이런 LCD의 구조와 제조공정에 대해 알아보고자 한다.(2) LCD의 정의LCD는 일반적으로 액정의 굴절율 이방성, 유전율 이방성, 탄성 특성을 이용하여 빛이 상부 편광판으로 통과시에 편광되어, 전압 인가량에 따라 Twist와 Tilt의 정도를 달리하는 액정층을 지나 하부 편광판을 통해 투과되는 빛의 조절된 양에 의해 정보를 표시하는 디스플레이 소자이다.- Passive Matrix와 Active Matrix의 차이 -LCD는 크게 Passive Matrix LCD와 Active Matrix LCD로 구분되며, Active Matrix 표시품질이 우수하다. Active Matrix의 대표적인 방식이 TFT-LCD로서 액정에 전압 인가시 각 화소마다 독립적인 TFT소자를 통해 전압정보를 전달하는 방식으로 TFT의 구조에 따라 Bottom gate구조(Etch stopper stagger type, Back channel etched stagger type)와 Top gate구조(Coplanar type, Stagger type)로 구분된다.- Top Gate TFT와 Bottom Gate TFT방식 -LCD는 두계가 얇고 가벼우며, 소비전력이 낮으면서도 표시품질이 우수하여 Notebook PC, LCD monitor와 Car Navigation, HMD(Head Mount Display), 벽걸이 TV등의 각종 응용기기에 다양하게 적용되고 있다.(3)LCD의 구조LCD는 크게 나누면 LC 패널 부분과 BLU(back다.② 편광판 부착패널의 상, 하단에 편광판을 부착한다. 편광판은 여러 방향으로 진동하면서 입사되는 빛을 한쪽 방향으로만 진동하는 빛(즉 편광)이 되도록 하는 기능을 가지고 있는 것으로 상, 하단의 편광판은 보통 90도로 교차되어 있다.③ TAB 부착PCB 회로를 연결하기 위한 TAB을 부착한다.④ 탈포(Autoclave)고온 고압의 탈포 공정을 거쳐, 밀착성을 높인다.⑤ PCB 부착만들어진 TAB에 PCB기판을 연결한다.⑥ BLU(Back Light Unit) 조립만들어진 기판과 BLU를 조립한다.⑦ 이후 공정검사 후 일정 시간의 에이징(Aging)을 거치고 최종 검사 후 포장 출하 된다.(5) LCD 모니터의 분해를 통한 이해1) LCD 모니터를 준비한다.LCD Monitor의 모습2) 모니터의 frame을 제거한다.제거된 모니터 frame의 모습frame이 제거된 LCD module3) 인버터와 컨트롤 보드를 제거한다.인버터와 콘트롤보드의 모습제거된 모습4) Bezel을 분리한다. 5)BLU를 분해한다.front-bezel, LCD panel,bezel-back의 모습분해하기 전과 후의 BLU의 모습※ BLU(BackLight Unit)액정은 자체가 빛을 내지 못하고 투과광의 양을 Modulation 시키는 역할만 하므로 LCD는 화면 전체를 균일한 밝기를 유지할 수 있는 면광원 형태의 Back Light가 필요하다. LCD 용 Back Light에 요구되는 성능은 표시면 전체의 휘도가 균일해야 하며 액정 Panel의 투과율이 10%미만인 것을 고려하여 충분한 휘도가 유지되어야한다. 휴대용 LCD 에서는 두께는 얇고 무게가 가벼워야 하 며 저전력화가 되어야 한다.Back Light Unit은 광원으로 사용되는 냉 음극선관은 열 음극선관 형태의 형광 Lamp, 도광판, Prism Sheet, 확산판, 반사판 등의 부품으로 구성된다. 냉음극선관(CCFL : Cold Cathode Fluorescent Lamp)의 형광체는 효율이 높은 희토류(Y, Ce, Tb하여 CCFL로 부터 오는 빛을 전면으로 반사시키는 역할을 한다. 반사율을 높이기 위해 SUS, Brass, 알루미늄, PET 등의 기본 재질 위에 은(silver)을 입히고, 열이 미세하게 발생한다 해도 장시간 흡열로 인한 변형을 막기 위해 티타늄 코팅을 하기도 한다.④ 확산시트 (Diffuser Sheet)확산시트는 도광판을 통해서 나온 빛을 균일하게 해주는 역할을 한다. 아무리 패턴처리를 잘 했다고 하여도 그것만으론 부족하기 때문이며, 이 확산 시트를 통하게 되면 도광판을 통해 나온 빛을 확산하여 프리즘 시트와 패널 방향으로 전달해 휘도를 균일하게하고, 시야각을 넓히며 도광판의 패턴을 숨기는 역할을 한다. 확산시트를 사용하지 않으면, 도광판에 인쇄된 패턴 모양이 비치게 되어 LCD 패널 장착 후 에도 격자무늬 패턴이 보일 수 있다.⑤ 프리즘시트 (Prism Sheet)확산시트를 지나면서 수평, 수직 양방향으로 확산이 일어나 휘도가 급격히 떨어지게 되는 빛을 굴절, 집광시켜 휘도를 높이기 위해서 프리즘 시트를 사용한다. 프리즘 시트의 단면을 살펴보면 산모양의 단면을 갖는 미세한 골을 갖고 있다. 보통 프리즘 시트는 수평, 수직 두 장을 한 세트로 사용한지만, 최근에는 한 장의 프리즘 시트만으로 처리하기도 한다. 이제 프리즘 시트를 통과한 빛은 약 70도의 시야각을 가지면서 휘도 또한 개선된다.⑥ 보호시트 (Protector Sheet)보호시트는 프리즘 시트 위에 위치하는 것으로 프리즘 시트의 흠집을 방지하고, 수직, 수평 한 세트의 프리즘 시트 사용시 발생하는 모아레 현상을 방지하기 위해 사용한다. 또한 프리즘 시트에 의해 좁아진 시야각을 넓혀주는 기능도 하지만 최근에는 프리즘 시트의 기능이 많이 향상되어 별도의 보호시트를 사용하지 않는 추세다⑦ 프레임 (Mold Frame / Housing)BLU의 각 부품을 고정하여 일체형 부품인 Back Light Unit으로 만들어주는 케이스의 역할을 하며 물론 이 위에 액정 패널이 조립되기 때문에 0.2mm 수준으떨어지게 되어 실제 우리 눈에 보여지는 빛의 양은 초기 상태의 10% 정도이다.8) 액정(Liquid Crystal)액정의 모습① 액정(Liquid Crystal)LCD( Liquid Crystal Display)의 주요 구성 재료인 액정물질은 일정 온도 범위에서 외관상 유동성을 지닌 액정 상태이며 동시에 광학적으로 복굴절성을 나타내는 결정이다. 말 그대로 Liquid(투명)와 Crystal(order를 가지므로 불투명)의 중간 성질을 나타낸다고 볼 수 있는 액정은 언뜻 보기에는 액체이지만 광학적으로는 결정체와 같은 이방성을 나타내는 특이 상태의 것으로 일정 온도 범위에서 액정이 되는 `Thermotropic Liquid Crystal(열방석 LC)`이라 불리는 유기화합물이다. LCD에는 반사형과 투과형이 있는데 반사형은 LCD 패널의 전면으로부터 입사시킨 빛을 패널 뒷면에 부착돼 있는 반사판에 반사시켜 표시하는 형이며 투과형은 배면으로부터 주위광 또는 형광을 입사시켜 상을 나타내는 형이다.액정의 방향을 유도하기 위해 배향 처리된 면과 액정이 접촉하면 액정분자들이 배향막골과 평행하게 배열된다. 모든 액정 분자가 양쪽의 기판면 가까이에서는 평행으로 배열돼 있고, 양쪽 기판은 서로 배열방위가 90도 비틀어져 있다.(이것을 twisted 분자배열이라 부른다). 따라서 액정분자는 양기판 사이에서 배열방위가 연속적으로 90도 비틀어져 있게 되고 빛은 액정을 통해 분자들의 방향을 따라서 진행한다. 분자들이 90도 비틀어져 있으면 그림과 같이 빛도 90도 틀어져 통과한다. TFT에 전압과 같은 외부 힘이 인가되면 액정의 방향은 꼬임(90도 비틀어져 있는 상태)이 풀려서 한 방향으로 정렬하게 된다. 이렇게 액정이 패널면에 수직으로 정렬되면 빛은 직진하게 된다. 결국 입사한 빛을 통과시키느냐 마느냐는 액정의 꼬임과 풀림으로 결정된다. 양쪽 유리판에 편광판을 부착해 액정을 통과한 빛을 다시 한 방향으로 모아주어 화소에 빛을 입사시켜 최종적으로 화면에 나타나게 된다.② 액정의 종 Color Filter Pattern과 R.G.B Cell 사이의 구분과 광 차단 역할을 하는 Black Matrix, 그리고 액정 Cell에 전압인가를 위한 공통 전극(ITO)으로 구성되어 있다. Black Matrix는 일반적으로 Color Filter의 RGB Pattern 사이에 위치하며 Pixel Electrode가 형성되지 않은 부분과 Pixel Electrode 주변부에 형성되는 Reverse Tilted Domain을 차폐시키는 목적으로 설치한다. 또한, Black Matrix는 TFT의 직접적인 광 조사를 차단하여 TFT의 누설 전류 증가를 방지하는 역할도 한다. 즉, Staggered 구조의 TFT 일 경우 TFT Channel 부위는 Bottom Gate 전극과 Color Filter의 Black Matrix에 의해 광차차폐가 이루어지는 구조로 되어있다. Black Matrix의 재질로는 Optical Density 3.5 이상의 Cr 등의 금속 박막이나 Carbon 계통의 유기 재료가 주로 쓰이며, Cr/Cr Ox의 이층막 구조의 Black Matrix는 LCD Screen의 저 반사화를 목적으로 사용되기도 한다. 다만 Cr등의 금속류는 중금속의 위험으로 인해 최근엔 유기 BM을 많이 사용한다.안료입자는 일반적으로 빛을 산란시켜 불투명하지만 입자 크기가 빛의 파장보다 작으면 빛을 투과시켜 투명하게 되므로 입자 크기가 작을수록 투명도가 높고 우수한 분산 특성을 나타낸다. 저반사 특성을 가지는 Color Filter기판의 제조공정은 일반적으로 Cr/CrOx를 이용한 Black Matrix의 형성과 안료 분산법에 의한 Color Filter 형성, 공통 전극의 형성으로 이루어진다. TFT-Array 공정에서와 마찬가지로 Glass 기판 세정을 실시한 후, Black Matrix 재료로 사용되는 Cr/CrOx를 Reactive Sputtering에 의하여 증착한다. BM Pattern의 형성은 개구율과 직접적인 관련이 있으므로 Reverse T.
1. 설계 : Current Mirror + Cascode의 구조를 갖는 회로를 주어진 specification에 맞게 설계해본다.2. 설계과정(1) Design Specification① Problem 1's Design SpecificationGain30dB이상Phase Margin80이상BandWidth15MHz 이상 ,=0.1pFOutput peak to peak voltage1.5V 이상*다른 요구사항 : 모든 MOSFET는 Saturation Region에서 동작하여야 한다.Current Mirroring Ratio는 1:1을 유지한다.② Problem 2' Design SpecificationGain25dB이상Phase Margin80이상BandWidth15MHz 이상Output peak to peak voltage0.8V 이상다른 요구사항 : 1.모든 MOSFET는 Saturation Region에서 동작하여야 한다.2. Current Mirroring Ratio는 1:1을 유지한다.3. L's range : 0.25umL2um4. W's range : 0.25umW100um(2) 회로설계과정1) SPEC정리 표① Problem 1's SPEC정리 표W(um)L(um)PMOS(Current Mirror)1000.27NMOS1.10.3Bias Point(V)0.517Input (DC/AC)(V)0.51 / 1Peak To Peak (V)1.58Gain(dB)30.093Bandwidth(MHz)19.305Phase Margin()101.29Power Consumption(W)5.07E-04GainBandwidth Product② Problem 2's SPEC정리 표W(um)L(um)PMOS(Current Mirror)610.6NMOS1000.250.28(SourceFollower단)Bias Point(V)(Vb1/Vb2)0.511.01Input (DC/AC)(V)0.51 / 1Peak To Peak (V)0.8095Gain(dB)26.375Bandwidth(MHz)15.876Phase Margin()91.201Power Consumption(W)9.72E-03GainBandwidth Product2) Simulation 결과 및 결과 분석① Problem1's 결과①Schematics첫 번째 문제에 대한 회로도 이다. (SPEC은 앞에 나와있으므로 생략하였음)② Bias Point 설정Bias Point의 끝점들이다.(즉, 이 끝점들 사이에 있는 모든 지점들은 Saturation Region안에 존재한다.(M1 MOSFET)) Gain을 최대로 하기 위해=인 지점을 Bias Point로 잡았다. 대략0.517V에서 잡힘을 알 수 있다.왼쪽76.939(mV)176.981(uV)480.177(mV)오른쪽38.584(mV)37.699(mV)517.699(mV)③ Peak to Peak VoltageM3의 Drain전압을 미분하였다. 미분한 값의 최저점을 구하고, 0.8을 곱한 지점에서 Drain전압차이가 1.5V이상이다. 이것이 Peak to Peak Voltage이다. 또한 Vin에서 DC전압은 미분한 최저점을 선택하였다.옆에 그 지점들을 정리해 놓았다.미분값DC(V)미분 minimum지점-31.8120.510 (Vin DC)미분 minimum지점*(0.8)-25.5172.00360.422191④Frequency Response(Gain)Frequency Response를 한 결과 다음과 같은 값을 구할 수 있었다. 정리해보면 다음과 같다.Frequency(MHz)019.305769.912(PhaseMargin을 구하기 위함)Gain(dB)30.09327.0930따라서 GainBandwidth Product는이 나온다.⑤Frequency Response(PhaseMargin)Gain이 0인 지점에서의 Frequency는 769.912MHz이다. 이지점을 찾을 수 없어서 비슷한 지점을 찾아보니 769.661MHz이다. 이지점에서의 각도가 78.88이므로 180-78.88=101.12가 나왔다. 이 값이 Phase Margin이다.*값과 Power Consumption List (Analysis-Examine output 참조함-요약하여 올립니다.)TOTAL POWER DISSIPATION 5.07E-04 WATTS**** MOSFETSNAME M_M2 M_M3 M_M1 M_M4VTH -5.47E-01 -5.47E-01 4.80E-01 4.75E-01② Problem2's 결과①Schematics두 번째 문제에 대한 회로도 이다. (SPEC은 앞에 나와있으므로 생략하였음)② Bias Point 설정(왼쪽에서부터,)Bias Point의 끝점들이다.(즉, 이 끝점들 사이에 있는 모든 지점들은 Saturation Region안에 존재한다.(M4,M6 MOSFET)) 정리하면 다음과 같다.M4왼쪽77.067(mV)-10.729(nV)480.076 (mV)오른쪽39.402(mV)38.142(mV)519.243 (mV)480mV에서 519mV사이에 있으면M6왼쪽318(mV)124.590(uV)472.125(mV)오른쪽1049.2(mV)105.579(mV)1013 (mV)③ Peak to Peak VoltageM5의 Drain전압을 미분하였다. 미분한 값의 최저점을 구하고, 0.8을 곱한 지점에서 Drain전압차이가 1.5V이상이다. 이것이 Peak to Peak Voltage이다. 또한 Vin에서 DC전압은 미분한 최저점을 선택하였다.옆에 그 지점들을 정리해 놓았다.미분값DC(V)미분 minimum지점-20.5520.510(Vin DC)미분 minimum지점*(0.8)-16.4781.01530.2058④Frequency Response(Gain)Frequency Response를 한 결과 다음과 같은 값을 구할 수 있었다. 정리해보면 다음과 같다.Frequency(MHz)015.876366.264(PhaseMargin을 구하기 위함)Gain(dB)26.37523.3750따라서 GainBandwidth Product는이 나온다.⑤Frequency Response(PhaseMargin)Gain이 0인 지점에서의 Frequency는 366.264MHz이다. 이지점을 찾을 수 없어서 비슷한 지점을 찾아보니 367.466MHz이다. 이지점에서의 각도가 88.799이므로 180-88.799=91.201가 나왔다. 이 값이 Phase Margin이다.*값과 Power Consumption List (Analysis-Examine output 참조함-요약하여 올립니다.)TOTAL POWER DISSIPATION 9.72E-03 WATTS**** MOSFETSNAME M_M3 M_M6 M_M2 M_M14 M_M4 M_M5VTH 4.72E-01 3.18E-01 -5.47E-01 -5.47E-01 4.80E-01 5.95E-013. Summary1번 = CS Stage + Current Mirror① Gain = -: signal path가 M4를 지나는 CS Stage이므로의 비율에 따라서,이 영향을 받는다. 또한 Bandwidth는에 반비례하므로 M1,M4의의 조정없이 PMOS인 M2,M3의조정만으로도 Gain을 조절할 수 있었다.② Bias Point :라는 Saturation 조건에 의해서 Bias Point를 잡았다. M1 MOSFET에서 Saturation Region안에 존재하려면는 480mV~517mV정도의 값이 나온다. Gain을 최대로 하기 위해서는이어야 한다. 따라서 Bias 전압을 517mV로 결정하였다. M4에서 DC도 M1과 마찬가지 방법으로 Bias Point를 0.51V로 결정하였다.2번 = 1번 + Source Follower① R = 200Ω 으로 정해진 이유 : Source Follower는 Input Impedance가 크고 Output Impedance가 작아서 신호를 전달하기 용이하다. M5에서 M3쪽을 바라 봤을 때 저항 값이 엄청 크고, Output 저항 즉 M6 Drain에서 바라본 저항이()이므로 작은 값 저항이 나온다. 따라서 M5를 기준으로 봤을 때 Source Follower의 역할을 한다고 볼 수 있다. 따라서이 작은 값의 저항이 나오므로 R값은 작은 값의 저항이 들어간다.(Bias Point , Gain 설명은 1번과 같습니다.(왜냐하면 2번의 구조가 1번+Source Follower이기 때문))
1. 설계 목적 : 180Hybrid Coupler를 Design하고, 특성을 파악하고, Adder,Substractor의 특성을 파악한다.2. 설계① 회로설계 및 S-Parameter 특성TX Line : 각 Port로 들어가는 전송선로(Microstrip)의 L(길이),W(폭)을 설정하기 위함이다.(PCB기판은 Teflon이고, Teflon의 Dielectric Constant는 2.1 , Loss tangent는 0.0003이다. (출처 : www.rfdh.com- 이 사이트에는 3GHz에서의 Dielectric constant, Loss tangent 였지만 별 차이 없어서 그대로 사용하였습니다.) 현재화면은 Characterestic Impedance가 50Ω, Center frequency는 5GHz, Electrical length는 90이다. 이럴때의 L은 11.107mm, W는 0.31719mm, H(Teflon기판의 높이)는 0.1mm, T(Microstrip의 두께)는 0.001mm였다. 70.71Ω일때는 밑의 표에 정리하였다.LWHT50Ω11.1070.317190.10.00170.71Ω11.27850.1816610.10.001단위 : mmR = 10.77mmMCURVE 계산 : 밑의 그림을 보시는 바와 같이 180Hybrid Coupler는 원형이므로 Curve모양의 bend가 필요하다. 변수는 W와 R, ANG이다. R은 bend의 반경, ANG는 bend의 각도를 의미한다. W는 70.71Ω의 W이고, ANG는 60가 된다. R값은 옆의 식으로 계산을 할 수 있다.Substrate 정보 : 기판의 정보를 준다. Substrate에서 MSUB를 선택하여 설계한 회로에 갖다 놓으면 다음과 같은 화면이 나온다. 여기서 Teflon의 기판 정보를 입력하면 된다. 옆에 화면이 Teflon의 기판 정보이다.지금까지 한 내용들을 토대로 그린 회로도 이다. 회로가 화면을 넘어가서 두 부분으로 나누어서 사진을 캡쳐하였다.첫 번째 그림은 Port1에서 신호를 넣었을 때 1,2,3,4번 Port로 어떻게 나오는 가에 대한 그림이다. (S11,S21,S31,S41) 여기서 S-parameter의 측정은 1번 port를 제외한 나머지 port는 matching이 되었다 가정하고 한 것이다. 이 그림에서 알 수 있듯이 1번port에서 나온 신호는 1,4번으로 들어가지 않고, 2,3번으로 대략 3dB(전력의 반씩)만큼 나누어져 들어간다. 여기서 Center frequency는 측정값으로 S11은 4.85GHz , S41은 4.92GHz이다. 그림은 다음과 같다. 5GHz에서 S21,S31은 3.462dB가 나왔다.두 번째 그림은 Port2에서 신호를 넣었을 때 1,2,3,4번 Port로 어떻게 나오는 가에 대한 그림이다. (S12,S22,S32,S42) 이 그림에서 알 수 있듯이 2번port에서 나온 신호는 2,3번으로 들어가지 않고, 1,4번으로 대략 3dB(전력의 반씩)만큼 나누어져 들어간다.(왜냐하면 2번에서 나온 신호가 3번으로 갈 때에는 경우의 수가 두 가지이다. 하나는(180)만큼 가는 경우와 하나는(360)만큼 가는 경우이다. 이 두 신호를 합하면 0이 나오기 때문에 이런 특성이 나오게 된다. Center frequency는 측정값으로 S22은 4.98GHz , S42은 4.92GHz이다. 5GHz에서 S12, S42는 3.572dB가 나왔다. 그림은 다음과 같다.세 번째 그림은 Port3에서 신호를 넣었을 때 1,2,3,4번Port로 어떻게 나오는 가에 대한 그림이다. (S13,S23,S33,S43) Center frequency는 측정값으로 S33은 4.85GHz , S23은 4.92GHz이다. 5GHz에서 S13, S43는 3.463dB가 나왔다.그림은 다음과 같다.네 번째 그림은 Port4에서 신호를 넣었을 때 1,2,3,4번 Port로 어떻게 나오는 가에 대한 그림이다. (S14,S24,S34,S44) 여기서 S-parameter의 측정은 4번 port를 제외한 나머지 port는 matching이 되었다 가정하고 한 것이다. 이 그림에서 알 수 있듯이 4번port에서 나온 신호는 1,4번으로 들어가지 않고, 2,3번으로 대략 3dB(전력의 반씩)만큼 나누어져 들어간다. 여기서 Center frequency는 측정값으로 S14은 4.92GHz , S44은 4.98GHz이다. 그림은 다음과 같다. 5GHz에서 S21,S31은 3.669dB가 나왔다.첫 번째 graph는 Port2에서 신호를 넣었을 때 1,2,3,4번 Port와의 위상차가 어떻게 나오는 가에 대한 graph이다. (S12,S22,S32,S42) 이 graph에서 알 수 있듯이 1,2번 port간의 위상차는 대략 90가 나왔다. 또한 2,4번 port간의 위상차 역시 대략 87.85가 나왔다. 따라서 1,4번간의 위상차는 180도 차이가 난다.두 번째 graph는 Port4에서 신호를 넣었을 때 1,2,3,4번 Port와의 위상차가 어떻게 나오는 가에 대한 graph이다. (S14,S24,S34,S44) 이 graph에서 알 수 있듯이 2,3번 port간의 위상차는 대략 90가 나왔다. 또한 2,4번 port간의 위상차 역시 대략 88.27가 나왔다. 따라서 2,3번간의 위상차는 180도 차이가 난다.② Layout & EM Structure : AWR의 기본적인 회로는 Telegrapher's Equation(전송선을 R,L,G,C로 Modeling해서 해석한 방정식) 을 기반으로 구성되지만, EM Structure같은 경우는 Maxwell's Equation을 기반으로 구성된다. 따라서 두가지 방식에서의 S-parameter는 다를 수가 있다.Layout : 기본적인 회로를 전체 선택하여 Layout으로 뽑은 사진이다. Layout을 뽑고 나서 다시 전체 선택하여 EM Structure로 붙여넣기 한 후, Port를 지정하였다.첫 번째 그림은 Port1에서 신호를 넣었을 때 1,2,3,4번 Port로 어떻게 나오는 가에 대한 그림이다. (S11,S21,S31,S41) 여기서 S-parameter의 측정은 1번 port를 제외한 나머지 port는 matching이 되었다 가정하고 한 것이다. 이 그림에서 알 수 있듯이 1번port에서 나온 신호는 1,4번으로 들어가지 않고, 2,3번으로 대략 3dB(전력의 반씩)만큼 나누어져 들어간다. 여기서 Center frequency는 측정값으로 S11은 4.84GHz , S41은 4.9GHz이다. 그림은 다음과 같다. 5GHz에서 S21,S31은 3.462dB가 나왔다. 개략적으로 앞의 회로와 비슷한 Solution을 얻을 수 있었다.두 번째 그림도 마찬가지로 앞의 회로와 비슷한 특성을 갖는다. 다만 S32는 4.9GHz, S22는 4.8862GHz에서 최소값을 얻는다. S12,S42는 대략 5GHz에서 3dB가 나온다.세 번째 그림도 마찬가지로 앞의 회로와 비슷한 특성을 갖는다. 다만 S23는 4.9217GHz, S33은 4.884GHz에서 최소값을 얻는다. S13,S43는 대략 5GHz에서 3dB가 나온다.네 번째 그림도 마찬가지로 앞의 회로와 비슷한 특성을 갖는다. 다만 S14는 4.9GHz, S44은 5GHz에서 최소값을 얻는다. S14,S24는 대략 5GHz에서 3dB가 나온다.Simulation결과 원래 회로와 EM Structure 값이 별 차이가 없음을 알 수 있었다.③ Output EquationOutput Equation : 1,4번 Port를 input으로 놓고 2,3번 Port를 Output으로 놓았을 때, 2번port는 빼져서 나오고, 3번port는 더해져서 나온다. Equation의 원리는 S21의 imaginary part와 S24의 imaginary part를 더해서 나온 값을 Substractor라 하면 그것의 real값을 취한다. Adder도 마찬가지의 원리를 사용한다.(단 Adder는 3번 port임)Adder : 1번과 4번port에서 나온 값들이 3번으로 들어가는 Parameter를 보면 Magnitude가 거의 비슷함을 알 수 있다.
Communication System Project #3.9 tap(N=4) Zero forcing Equalizer 설계.1. Introduction- Channel impulse response에 따른 Digital Domain Zero forcing Equalizer를 설계한다.○ Zero-Forcing Equalizer란A. 프로젝트 상에서의 Block Diagram.그림 1. System Block diagram.- 위의 그림 1에서는 다음의 통신시스템 환경에서의 Equalizer를 구하게 된다. 여기서 channel에 생기는 AWGN(Additive White Gaussian Noise)는 무시한다. 수신 측에서 받는 심볼이 ISI가 생기지 않는다면 전체적인 equalizer filter가 raised cosine filter로 유지해야 한다.B. Zero-Forcing Equalizer 구하는 법.그림 2. Equalizer input과 output일 때의 관계.- 위의 그림2에서 received pulse는 transmitter 쪽에서 보내는 input signal을 impulse response로 보내면 channel의 모델이 나오게 된다. 위의 채널을 바탕으로 아래의 그림3처럼 행렬을 만들어서 계산하는 과정이 필요 하겠다.그림 3. Tap이 3일 때의 zero-forcing equalizer의 예제.- 위의 그림 3에서는 Equalizer의 Tap수가 3일 때의 실제 동작을 나타내는 방정식이다. 여기서 구해야 할 것은 c-1, c0, c1의 coefficient를 구하면 된다. 따라서 아래의 행렬을 이용하여 구하면 구해질 수가 있을 것이다.그림 4. Zero forcing Equalizer의 행렬.- 그림 4의 matrix를 풀어 Equalizer를 구하면 아래의 그림 5와 같이 구해 질 수 있다.그림 5. Equalizer의 구조.2. Problem Solution.A. 아래의 소스 코드를 channel.m 파일을 보고 코드를 분석하시오. hannel 의 Transfer Function : Sinc함수h(round(length(n)/2)) = h(round(length(n)/2)) - 0.3;h(round(length(n)/2)+1) = h(round(length(n)/2)+1) + 0.4;h(round(length(n)/2)-1) = h(round(length(n)/2)-1) + 0.4;% 1. input이 15일 경우% n의 length는 31이다.(왜냐하면 -15~15까지 이므로)% round : 실수를 근접한 정수로 변환 시켜주는 operator : ex) round(3.4) = 3.0% 첫번째줄 : round(31/2) = round(15.5) = 16 --> h(16)% workspace에서 확인해 본 결과 : n = 0 일때의 값 h(0) = 0.7% 두번째줄 : round(31/2) + 1 = round(15.5) + 1 = 17% h(17) = h(17) + 0.4 ; 우변을 좌변으로 넣음.% workspace에서 확인해 본 결과 : n = 1 일때의 값 h(1) = 0.4% 세번째줄 : round(31/2) - 1 = round(15.5) - 1 = 15% h(15) = h(15) + 0.4 ; 우변을 좌변으로 넣음.% workspace에서 확인해 본 결과 : n = -1 일때의 값 h(-1) = 0.4% Channel의 전달함수는 우함수임을 알 수 있다.% 그리고 n=-1,1일때의 Channel의 값이 0이 아니므로 ISI(심볼간 간섭)이 일어난다.% (input이 20일 경우도 마찬가지로 ISI가 일어난다.)B. 아래의 Input의 값을 15에서 20으로 조정 후에 channel이 어떻게 변하는지 그래프로 나타내시오. (20일 경우에 channel의 모양이 어떻게 나오는지 설명하시오.) (10점)? Coding(CommunicationProject3.m)에 첨부clc;clear allx1 = 15 ; % input 값을 15로 주었을때x2 = 20 ; % input 값을 2m(n1,h1),grid;axis([-x1,x1,-0.1,1]);title('Channel input = 15'),xlabel('n'),ylabel('Magnitude');subplot(2,1,2),stem(n2,h2),grid;axis([-x2,x2,-0.1,1 ]);title('Channel input = 20'),xlabel('n'),ylabel('Magnitude');% input 값을 15에서 20으로 변화시켰을 때 둘다 ISI가 일어난다.% 아무리 0에 근접한 수라도(ex : 1e-18) ISI 가 일어난다.% 무조건 0이어야 한다.(n = 0 이 아닐때)%%%%%%%%%%%%%%%%%%% (A), (B)번 %%%%%%%%%%%%%%%%%%%%%%%%%%? Simulation 결과- Input이 15에서 그림과 같이 약간의 Sinc 함수 모양이 나타난다. 하지만 Input이 20이면 Output이 1e-18과 같이 엄청 작은 값을 가지는데, 그래프를 보면 0에 수렴하는 것처럼 나타난다.- 하지만 둘다 ISI가 생긴다.(왜냐하면 1e-18이 아무리 작아도 0이 아니기 때문이다.)C. ISI(Inter Symbol Interference)를 발견하지 않는 channel model 설계 하시오. (20점)? Coding(no_isi_channel.m)function [n,h] = no_isi_channel(x) % 사용자 정의 함수 : channeln = -x:1:x; % n의 구간 : -x부터 x까지 : interval은 1h = sinc(n); % Channel 의 Transfer Function : Sinc함수for i = 1:length(n)if(h(i)>0.5)h(i) = 1;else h(i) = 0 ;endend % Raised cosine filter? Coding(CommunicationProject3.m)에 첨부figure(2);[n1 no_isi]= no_isi_channel(x1);stem(n1,no_isi),grid;axis([-8,%%? Simulation 결과- n이 0이 아닐때 channel의 값은 모두 0이어야 한다. 따라서 if~else문을 써서 n이 0이면 1값을, n이 0이 아니면 0값을 입력시켰다.D. Equalizer Coefficient를 구하는 데에 있어 할 때 방정식을 구하고 그에 따른 matrix를 구하시오. (20점)? Equalizer Coefficient를 구하는 데에 있어 할 때의 방정식?- 위의 방정식은 채널의 Input을 15로 설정했을때 생기는 값들로 구성한 99 matrix.? Coding(CommunicationProject3.m)에 첨부for i = 1:9for j = 2:9mat(i,i) = h1(16);mat(i,j) = h1(i+16-j);mat(j,i) = h1(i+16-j);endend%%%%%%%%% (D)번 -- mat:Equalizer Coefficient 구하는데 사용하는 matrix %%%%%%%%%%? mat의 Work Space. (9×9)E. MATLAB을 이용하여 위의 B에서 구한 Equalizer coefficient를 구하고 Equalizer를 설계하시오.(직접 그림으로 그리시오.) (30점)? Coding(CommunicationProject3.m)에 첨부invmat = inv(mat);y = [0 0 0 0 1 0 0 0 0]';Ck = invmat*y ; % Tap Gain%%%%%%%%%%%%%%%%%% (E)번 %%%%%%%%%%%%%%%%%%? Ck의 Workspace와 powerpoint로 설계한 Equalizer.F. Equalizer를 이용하여 channel에서 받았을 때의 다음과 같은 식에 의해서 ISI가 생기는 여부를 확인 하시오.(AWGN은 없다고 가정하여 Performance 계산) 절차는 아래와 같음.i. 아래의 rand_bits.m 파일을 이용하여 n개의 random sequence 제작.? Coding(rand_bits.m)function r=rand_bits(p)r=sign((rand([1h를 가져야 함.iii. 실제 channel만 통과한 값과 ISI가 생기지 않는 channel(Root-raised cosine)에서 통과 한 값을 음수면 -1, 양수면 1로 변환 (rand_bits.m 함수에 있는 구문 이용)iv. 실제 두 값을 곱하여 -1이 나온 개수 측정. (Hint : find 함수 이용)v. Equalizer를 통과 하였을 때에 ISI가 얼마나 일어났는지 측정? Coding(CommunicationProject3.m)에 첨부randsig = rand_bits(2*x1+1); % i번 -- random sequence 제작%n2 = -2*x1 : 1: 2*x1;p1 = conv(randsig,h1); % p1 : Channel을 통과한 값 (Convolution을 이용했음)p2 = conv(randsig,no_isi); % p2 : ISI가 생기지 않는 Channel을 통과한 값 (Convolution)eq = Ck'; % Equalizerp3 = conv(p1,eq) ; % p3 : Channel과 Equalizer를 통과한 값% 실제 channel만 통과한 값과 ISI가 생기지 않는 channel(Root-raised cosine)에서 통과한 값을 음수면 -1, 양수면 1로 변환% rand_bits.m 의 구문을 이용하여 coding 함.r1 = sign(p1-0.5); ch = r1(16:46);% ch : interval을 다시 설정함(length값을 31로 바꿈) -- 채널통과한신호r2 = sign(p2-0.5); no_isi_ch = r2(16:46);% no_isi_ch : interval을 다시 설정함(length값을 31로 바꿈) -- ISI가 생기지 않는 Channel을 통과한 신호r3 = sign(p3-0.5); ch_eq = r3(20:50); % ch_eq : interval을 다시 설정함(length값을 31로 바꿈) -- 채널과 Equalizer를 통과한 신호% 통과한 값이 양수면 1 음수면 -1로 변환함.td(rx