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9주차 결과 보고서 7-Segment

※ 7-Segment(FND)1. Source code--------------------------------------------------------------------library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity segment_7 is -- 설계의 입출력 선언port(clk_4m : in std_logic;rstb : in std_logic;seg : out std_logic_vector(6 downto 0);digit : buffer std_logic_vector(5 downto 0));-- clk_4m, rstb는 1Bit 값을 가지므로 std_logic으로 선언하였다. seg는7개의 LED 조각이 의 ON/OFF 제어 하기 때문에 크기는 std_logic_vector형태를 가지고 크기는 7로 한다. digit는 6개의 7-segment를 나타내기위해서 std_logic_vector의 형태를 가지고 크기는 6으로 한다.end segment_7;architecture behave of segment_7 is -- 설계의 실제 동작 부분signal clk_500 : std_logic;signal cnt : std_logic_vector(11 downto 0);-- 실제 FPGA보드에서 clk은 4㎒이므로, 이를 500㎐의 크기로 분주를 해주어야한다.이 때 분주된 500㎐의 clk를 clk_500으로 나타내고 이를 분주하기 위해 clk가 몇번 상승하는지 count를 하는 cnt 선언한다. 500㎐는 4,000,000㎐의 1/8000 이므로절반인 0~3999(즉 4000번)을 count 해야하고, cnt의 크기는 10bit 이상이어야 한다.beginprocess(rstb, clk_4m) -- Input rstb, clk_4m에 대한 process 실행beginif rstb='0' thencnt'0');clk_500 '0')을 사용한다. 이 구문은 각각의 Bit의 값을 '0'으로 초기화하는 것이다.elsif rising_edge(clk_4m) then -- clk_4m이 상승 Edge일 때 작동if cnt>=3999 thencnt'0');clk_500

공학/기술| 2014.03.26| 5페이지| 1,000원| 조회(101)

vdhl, 7 segment, FND

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8주차 결과 보고서 클럭 분주기

※ 클럭 분주기 (Frequency Divider)1. Source code--------------------------------------------------------------------Library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity clkdivider_10 is -- 설계의 입출력 선언port( clk : in std_logic;rst : in std_logic;clk_out : buffer std_logic);-- clk, rst, clk_out 모두 1Bit 값을 가지므로 std_logic으로 선언하였다.단, clk, rst는 input 값이므로 'in'으로, clk_out은 input과 output 으로둘 다 사용이 되기 때문에 'buffer' 형식으로 선언하였다.end clkdivider_10;architecture behavior of clkdivider_10 is -- 설계의 실제 동작 부분signal clk_out_cnt : std_logic_vector(3 downto 0);-- clk가 몇 번 상승하는지 count를 해야하므로 내부 signal clk_out_cnt로 선언한다.여기에서 '10'분주기를 설계하므로 cnt의 크기는 절반인 '5', 즉, 0에서 4까지만세면 되기 때문에 3Bit로 충분하다. 만일 10분주기가 아니라 더 큰 분주기를 사용한다면 벡터의 크기도 증가시켜주어야 한다.beginprocess(clk,rst) -- Input clk , rst에 대한 process 실행beginif ( rst = '0' ) thenclk_out_cnt '0');clk_out '0')을 사용한다. 이 구문은 각각의 Bit의 값을'0'으로 초기화하는 것이다.elsif ( clk = '1' and clk'event ) thenif ( clk_out_cnt = 4 ) thenclk_out_cnt '0');clk_out

공학/기술| 2014.03.26| 4페이지| 1,000원| 조회(166)

vdhl, Frequency Divider, 클럭 분주기

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7주차 결과 보고서 FSM(Finite State Machine)

※ FSM(Finite State Machine)1. Source code_#1--------------------------------------------------------------------Library IEEE;use IEEE.STD_LOGIC_1164.all;entity FSM is -- 설계의 입출력 선언port( clk : in std_logic;reset : in std_logic;coin_in : in std_logic;coffee_sel : in std_logic;coffee_serve : in std_logic;state_out : out std_logic_vector(1 downto 0));-- state_out은 state에 따른 output 값을 출력한다. 여기에서 우리는 3개의 state를 가지기 때문에 2bit vector을 선언하면 모든 state에 따른output 값을 나타낼 수 있다.end FSM;architecture behavior of FSM is -- 설계의 실제 동작 부분type State_Type is (ST0, ST1, ST2);-- state는 type 형태를 가지고 name은 State_Type라고 정의 하였다.여기에서 3개의 state가 쓰이므로, ST0/ST1/ST2로 선언하였다.signal state : State_Type;-- State_Type을 architecture 구문에서 사용 할 내부 signal ‘state’ 로 연결beginprocess(clk, reset) -- Input clk , reset에 대한 process 실행beginif ( reset = '0' ) thenstate if coffee_sel = '1' thenstate

공학/기술| 2014.03.26| 6페이지| 1,000원| 조회(107)

vdhl, FSM, Finite State Machine

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6주차 결과 보고서 Synchronous Counter

Library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sync_Counter is -- 설계의 입출력 선언port( clk : in std_logic;rst : in std_logic;count : buffer std_logic_vector(7 downto 0):="00000000");-- clk는 신호 변화의 기준 , rst는 reset 기능 , count는 clk가 상승 Edge Trigger일 때 하나씩 더하여 저장하는 Register의 기능을 한다.-- sync_Counter에 사용되는 Input clk , rst는 1bit signal을 가지고Output count는 8Bit Register의 기능을 하므로 std_logic_vector 형태를 취하고, 초기값은 “00000000”으로 선언한다.<중 략>이번 실험은 여러 가지 Counter를 Behavioral Modeling을 이용하여 Coding을 하는 것이었다. 지난 실험에서 CLK를 사용한 실험을 하였고, 이번에는 RST의 기능에 대해서 잘 알게 되었다. RST가 Active Low에서는 ‘0’일 때 초기화가 되고, Active High에서는 ‘1’일 때 초기화가 된다는 점에 대해서 확실히 알게 되었다. 먼저 Synchronous 와 Unsynchronous 카운터 두 가지를 설계하였는데, 이 둘의 차이점이 초기화가 되는 시점이 CLK가 상승 Edge Trigger일 때 동작하느냐, CLK와 관계없이 초기화가 되느냐의 차이였다. 둘의 Code를 살펴보면, 내용에는 별 차이가 없음을 알게 되었다. 단지 If문에서 입력을 할 때, RST를 CLK보다 먼저 작동하느냐, CLK를 RST보다 먼저 작동케 하느냐 이 문제였다. 비동기 카운터는 RST를 CLK보다 먼저 확인하여 CLK와 관계없이 ‘0’이 되는 순간 Active Low로 작동하여 초기화가 된다.

공학/기술| 2014.03.26| 13페이지| 1,000원| 조회(112)

vdhl, Synchronous Counter, Unsynchronous C..

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5주차 결과 보고서 D Flip-Flop

※ D Flip-Flop1. Source code--------------------------------------------------------------------Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity dff is -- 설계의 입출력 선언port( d : in std_logic;clk : in std_logic;q , qb : out std_logic);-- D flip-flop에 사용되는 Input d , clk 는 1bit signal을 가지고 Outputq , qb 또한 1but signal을 가지므로 std_logic 형태를 선언한다.-- d는 입력되는 데이터값 , clk는 신호 변화의 기준 , q 와 qb는 clk값의변화에 따라 d값을 저장하기도 하고 '0'이 되기도 한다.end dff;architecture behavior of dff is -- 설계의 실제 동작 부분beginprocess(clk, d) -- Input d, clk에 대한 process 실행begin-- Behavioral Modeling에 따라 if 조건문을 사용한다.if ( clk = '1' and clk'event ) then-- clk가 '1'이 되면 event가 발생한다. 즉 clk '1'일 때 process가작동하며, 이는 상승 Edge Trigger를 의미한다.q

공학/기술| 2014.03.26| 7페이지| 1,000원| 조회(81)

vdhl, D Flip Flop, 8bit Register

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