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SPARTAN-3E 보드 스위치 응용

전자전기컴퓨터설계실험2Postlab ReportMUX & DEMUX제출일자학 과담 당 교 수담 당 조 교조원학 번이 름IntroductionMUX 와 DEMUX의 동작원리에 대해 알아보고 2 X 1 MUX와 1 X 8 DEMUX의 VHDL code 를 구현한다.MUX(Multiplexer)는 입력되는 신호들 중 선택된 하나의 입력 신호를 출력으로 나타내는 회로입니다. 2n개의 입력 가운데 하나를 선택하기 위해서 N개의 선택 제어신호(select input)를 통해 1개의 출력 신호(output)를 얻기 위한 회로이다.DeMUX(Demultiplexer)는 입력의 논리 값을 여러 개의 출력 라인 중에 선택하여 선택제어신호에 의해 선택된 출력 라인으로 내보내는 회로이다.Design a 2x1 MUXTruth Tableseli0i1Z*************1*************01111VHDL CODEentity two_mux isport( i0,i1 : in std_logic;sel : in std_logic;z : out std_logic);end two_mux;architecture Behavioral of two_mux isbeginz i0,i1 => i1,sel => sel,z => z);tb_i0 : PROCESSBEGINi0

공학/기술| 2010.04.25| 7페이지| 2,000원| 조회(259)

보드, 스위치, 3E, spartan, 스파르탄, Spartan-3

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FLIP-FLOP의 동작원리를 VHDL로 확인한 예비

전자전기컴퓨터설계실험2Postlab ReportMUX & DEMUXIntroductionFlip-Flop의 종류, 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 구현해 본다. Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register를 VHDL로 구성해 보고 확인한다.Level trigger & edge trigger0과 1로 이루어진 신호에서 0에서 1로, 혹은 1에서 0으로 변하는 시간 동안 원하는 회로를 동작하게 하는 것을 edge-triggering이라고 한다. 0이면 0으로, 1이면 1로 신호가 계속 유지되는 시간 동안 원하는 회로를 동작하게 하는 것을 level-triggering이라고 한다. edge-triggering은 D-FF을 CLK의 positive edge동안에만 입력 신호에 대해 변한 값을 출력시키는 것을 볼 수 있고, D-Latch의 경우 CLK이 0이나 1로 유지되는 시간 동안 들어온 입력 신호에 대해 변한 값을 출력시키는 것을 볼 수 있다.Buffer vs. registerRegister는 M-bits를 저장하는 기억장치이다. 어떤 제어신호가 있을 때 까지 이전의 값을 저장하고 있으며, 필요할 때 사용할 수 있다. Buffer도 register의 일종으로 M-bits의 signal을 저장하는 기억장치이다. Buffer register는 입력과 출력이 서로 다른 CLK을 갖는, 즉 처리 속도가 서로 다른 2개의 장치 사이에서 잠시 저장해 두었다가 쓸 수 있는 기억장치이다.R-S Flip FlopR-S FF를 이해하기 위해서 우선 R-S Latch를 알아야 한다. R-S Latch는 reset과 set을 입력으로 하고 Q와 Q’를 출력으로 하는 회로이다. 이 회로는 NOR gate 혹은 NAND gate로 구현할 수 있다. R-S Latch는 우선 set과 reset의 신호가 서로 다른 경우, 예를 들어 set=0, reset=1 혹은 set=1, reset=0인 경우에 set으로 들어오는 입력 값을 Q로 출력시키는 동작을 한다. 그리고 set=reset=0 인 경우는 그 이전의 Q로 출력된 값의 상태를 계속 유지하게 된다. 그리고 set=reset=1인 경우는 그 값을 결정할 수 없게 되고, 이 입력 상태는 입력 금지 상태가 되도록 동작하는 회로가 R-S Latch회로이다. 보통 noise로 인해 신호가 잘못 전달 될 경우를 보완하기 위하여 enable신호를 입력으로 같이 사용하게 되는데, R-S FF는 이러한 enable 신호 대신 CLK 신호를 인가하고, 원래 R-S Latch회로의 동작과 같은 동작을 하는 회로인 것이다.RSCLKQ00XQ001↑110↑011↑D Flip FlopD FF는 D라는 한 개의 데이터 입력을 가지며, D 입력에 가해진 데이터는 CLK신호에 의해서 출력으로 그대로 전달된다. 즉, 현재 상태를 지연시키는 역할을 한다. D FF이라는 이름도 data를 전달하는 것과 delay하는 역할에서 따왔다. 그래서 D FF는 데이터를 잠깐 간직하는 register 등과 빠른 속도의 용량이 작은 메모리 등에 많은 이용이 되고 있다.DCpQ0, 1↑0, 1J-K Flip FlopJ-K FF은 R-S FF에서 set=reset=1일 경우 불확실한 신호로 출력되는 문제점을 해결한 FF로 R-S 입력에 대응하는 J-K 입력이 J=K=1인 경우에서 출력은 현재 값이 0이면 1로 set하거나, 현재 값이 1이면 0으로 reset 할 수 있도록 하기 위하여 부가적으로 이 toggle동작을 제공한다.JKCpQ11↑반전01↑010↑1T Flip FlopT FF는 J-K FF 또는 D FF을 이용하여 만들 수 있다. J-K FF을 이용하는 경우는 J와 K입력을 묶어서 하나의 입력 신호 T를 만들면 T FF이 된다. 이 경우의 T FF는 J-K FF 동작 중에서 입력이 모두 J=K=0 이거나 J=K=1인 경우만을 이용하는 FF이다. 즉, 입력 T=0이면, J=K=0인 J-K FF과 같이 동작하므로 출력은 변하지 않으며, T=1이며 J=K=1인 J-K FF와 같이 동작하여 출력이 toggle된다. 그래서 T FF는 toggle FF이라 한다.TCpQ0↑Q01↑반전serial-to-parallel register통신 회로에 있어서 serial to parallel과 parallel to serial converter는 아주 중요하다. 왜냐하면, 모든 시스템의 내부 동작은 8bits, 16 bits, 32bits 등의 병렬로 처리되지만, LAN등의 중장거리 통신에서는 직렬 신호로 통신이 이루어지기 때문이다. Serial to parallel은 직렬로 들어오는 신호를 한 bit씩 shift하며 병렬로 출력하는 동작을 한다.R-S NAND입력내부출력상태enSRS’R’Q(t+1)0XXXXQ(t)불변10011Q(t)불변101100Reset110011Set11100-부정entity rs_nand isport ( reset, set, en : in std_logic;q, qb : out std_logic);end rs_nand;architecture Behavioral of rs_nand issignal tq, tqb: std_logic;beginq

공학/기술| 2010.04.25| 8페이지| 1,500원| 조회(399)

플립플롭, 전자회로, VHDL, flipflop, 동작원리

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전자회로 플립플롭(flip - flop)

전자전기컴퓨터설계실험2Postlab ReportF/F and S-P conversion제출일자학 과담 당 교 수담 당 조 교조원학 번이 름IntroductionFlip-Flop의 종류, 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 구현해 본다. Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register를 VHDL로 구성해 보고 확인한다.Level trigger & edge trigger0과 1로 이루어진 신호에서 0에서 1로, 혹은 1에서 0으로 변ÇÏ´Â 시간 동안 ¿øÇÏ´Â 회로를 동작하게 하는 것을 edge-triggering이라고 한다. 0이면 0으로, 1이면 1로 신호가 계속 유지되는 시간 동안 원하는 회로를 동작하게 하는 것을 level-triggering이라고 한다. edge-triggering은 D-FF을 CLK의 positive edge동안에만 입력 신호에 대해 변한 값을 출력시키는 것을 볼 수 있고, D-Latch의 경우 CLK이 0이나 1로 유지되는 시간 동안 들어온 입력 신호에 대해 변한 값을 출력시키는 것을 볼 수 있다.Buffer vs. registerRegister는 M-bits¸¦ 저장하는 기억장치이다. 어떤 제어신호가 있을 때 까지 이전의 값을 저장하고 있으며, 필요할 때 사용할 수 있다. Buffer도 registerÀÇ 일종으로 M-bits의 signal을 저장하는 기억장치이다. Buffer register는 입력과 출력이 서로 다른 CLK을 갖는, 즉 처리 속도가 서로 다른 2개의 장치 사이에서 잠시 저장해 두었다가 쓸 수 있는 기억장치이다.R-S Flip FlopR-S FF를 이해하기 위해서 우선 R-S Latch를 알아야 한다. R-S Latch는 reset과 set을 입력으로 하고 Q와 Q’를 출력으로 하는 회로이다. 이 회로는 NOR gate 혹은 NAND gate로 구현할 수 있다. R-S Latch는 우선 set과 reset의 신호가 서로 다른 경우, 예를 들어 set=0, reset=1 혹은 set=1, reset=0인 경우에 set으로 들어오는 입력 값을 Q로 출력시키는 동작을 한다. 그리고 set=reset=0 인 경우는 그 이전의 Q로 출력된 값의 상태를 계속 유지하게 된다. 그리고 set=reset=1인 경우는 그 값을 결정할 수 없게 되고, 이 입력 상태는 입력 금지 상태가 되도록 동작하는 회로가 R-S Latch회로이다. 보통 noise로 인해 신호가 잘못 전달 될 경우를 보완하기 위하여 enable신호를 입력으로 같이 사용하게 되는데, R-S FF는 이러한 enable 신호 대신 CLK 신호를 인가하고, 원래 R-S Latch회로의 동작과 같은 동작을 하는 회로인 것이다.RSCLKQ00XQ001↑110↑011↑D Flip FlopD FF는 D라는 한 개의 데이터 입력을 가지며, D 입력에 가해진 데이터는 CLK신호에 의해서 출력으로 그대로 전달된다. 즉, 현재 상태를 지연시키는 역할을 한다. D FF이라는 이름도 data¸¦ 전달하는 것과 delay하는 역할에서 따왔다. 그래서 D FF는 데이터를 잠깐 간직하는 register 등과 빠른 속도의 용량이 작은 메모리 등에 많은 이용이 되고 있다.DCpQ0, 1↑0, 1J-K Flip FlopJ-K FF은 R-S FF에서 set=reset=1일 경우 불확실한 신호로 출력되는 문제점을 해결한 FF로 R-S 입력에 대응하는 J-K 입력이 J=K=1인 경우에서 출력은 현재 값이 0이면 1로 set하거나, 현재 값이 1이면 0으로 reset 할 수 있도록 하기 위하여 부가적으로 이 toggle동작을 제공한다.JKCpQ11↑반전01↑010↑1T Flip FlopT FF는 J-K FF 또는 D FF을 이용하여 만들 수 있다. J-K FF을 이용하는 경우는 J와 K입력을 묶어서 하나의 입력 신호 T를 만들면 T FF이 된다. 이 경우의 T FF는 J-K FF 동작 중에서 입력이 모두 J=K=0 이거나 J=K=1인 경우만을 이용하는 FF이다. 즉, 입력 T=0이면, J=K=0인 J-K FF과 같이 동작하므로 출력은 변하지 않으며, T=1이며 J=K=1인 J-K FF와 같이 동작하여 출력이 toggle된다. 그래서 T FF는 toggle FF이라 한다.TCpQ0↑Q01↑반전Serial-to-parallel register통신 회로에 있어서 serial to parallel과 parallel to serial converter는 아주 중요하다. 왜냐하면, 모든 시스템의 내부 동작은 8bits, 16 bits, 32bits 등의 병렬로 처리되지만, LAN등의 중장거리 통신에서는 직렬 신호로 통신이 이루어지기 때문이다. Serial to parallel은 직렬로 들어오는 신호를 한 bit씩 shift하며 병렬로 출력하는 동작을 한다.입력내부출력상태enSRS’R’Q(t+1)0XXXXQ(t)불변10011Q(t)불변101100Reset110011Set11100-부정entity rs_nand isport ( reset, set, en : in std_logic;q, qb : out std_logic);end rs_nand;architecture Behavioral of rs_nand issignal tq, tqb: std_logic;beginq

공학/기술| 2010.04.25| 15페이지| 1,500원| 조회(638)

플립플롭, Flip-flop, 전자회로, flipflop

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