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기초전기전자실험-레포트 결과1(JFET biasing)

전자회로실험결과보고서(JFET 증폭실험)1.실험 목적Op-amp와 전계효과 트랜지스터 JFET소자를 이용하여 JFET소자의 가변 저항으로써의 역할과 증폭도를 알아본다.2.실험 장치3.실험절차, 방법실험에서 사용한 회로1) 만능기판에 IC741 1개와 1K 저항 1개, 100K 의 가변저항 1개, 2N5457 트랜지스터 1개를 이용하여 회로를 구성하고 전압을 인가한다.실험회로를 구성한 모습파워서플라이를 통하여 연결한 회로에 전압을 인가2) VGS를 측정한다.전압 VGS를 측정측정한 VGS의 값3) 가변저항 값을 변화시키고 변화에 따른 VGS의 값을 측정한다.저항 값을 변화 시킨다전압 VGS 측정4) VGS값의 변화에 따른 증폭변화를 오실리스코프를 통화여 확인하여 본다.전압 VGS 측정전압 VGS 값 변화에 따른 증폭변화 확인5) VGD의 값과 IDS의 값을 측정하여 본다.6) 측정한 VGD의 값과 IDS의 값을 이용하여 RDS의 값을 구해본다.4.실험 결과저항의 값을 변화를 줬을때 VGS 값오실로스코프로 본 증폭변화-4.98V증폭률이 일정하게 변화함-4.00V-3.00V-2.00V-2.20V부터 증폭 파형 아래쪽이 찌그러지기 시작-1.51V증폭률이 큰 폭으로 변화기 시작-1.00V-0.51V-0.00V증폭 파형 아래쪽이 완전히 찌그러짐측정 VGD의 값측정 IDS의 값RDS의 값0.650V0.006mA0.650V / 0.006mA = 10.8K5.결론 및 검토Op-amp와 JFET 트랜지스터를 이용하여 간단한 회로를 구성하였다. JFET에 가변저항을 연결하여 Gate에 걸리는 전압의 크기를 조절하여 증폭 변화를 관측하고 이를 통하여 Gate에 걸리는 전압에 따라 회로에 흐르는 전류가 제어된다는 사실을 확인하는 실험이었다. 이번 실험을 통하여 진폭에 따라 저항 값이 달라진다는 점을 확인 하였고, JFET 트랜지스터에 들어가는 전압이 반대 방향인데 이 전압이 음으로 높아지면 저항 값은 작아지고, 반대로 낮아지면 저항 값은 커진다는 점도 확인 할 수 있었다. 그리고 이론에서는 파형이 증폭될 때 선형으로 일정하게 증폭이 되는 것이었으나 실제 실험에서는 조금 다르게 파형이 증폭 될 때 일정하게 증폭 되지 않고 -2.2V부터 일정하게 증폭되지 않고 파형이 찌그러져서 증폭되기 시작했다. 그러나 파형발생기를 다른 종류로 바꾸니 일정하게 증폭되었다. 처음 파형발생기는 최소 0.5V이상의 입력 파형이 입력되고 바꾼 파형발생기는 최소 0.0V까지 입력 파형이 조절되는 것이었다. 이를 통하여 입력 파형 신호가 크면 증폭파형이 찌르러 질 수 있다는 사실을 알게 되었고, 정확한 실험 결과 값을 얻기 위해서는 실험에 맞는 장비를 선택해야 할 수도 있다는 점을 배우게 되었다. 솔직히 이번 실험은 이해와 실험에 대한 준비가 부족한 상태에서 하게 되어 이를 어떻게 응용 할 수 있을지 잘 떠오르지 않았다. 실험에 대한 이해도를 높이기 위해서라도 어떻게 응용을 할 수 있을지 한번 알아보아야 하겠다.

공학/기술| 2011.06.21| 4페이지| 1,000원| 조회(91)

전자, BJT, 동서대, 차동쌍, 증폭이득

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