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Lab4-1,4-3 레이아웃

Lab 4-11 기본인버터인버터 설계시뮬레이션입력전압이 2.5V정도 되면 출력전압은 0으로 감소한다. 전압이 게이트의 thereshold를 넘어가면 TR의 논리 동작이 바뀐다.2 2-입력 NOR 게이트2입력 NOR 설계시뮬레이션정상동작은 기본인버터와 같은 비율의 게이트 속성이라고 생각하면 PMOS의 W 값은 4.0㎛이고 NMOS의 W 값은 2.0㎛이다.NOR 게이트는 OR게이트와 NOT의 결합으로 입력이 모두 0일 때만 high가 출력된다. 그래프에서 두 입력이 모두 0일 때 출력의 전압은 5V가 되는데 5V일 때 논리값을 high라고 가정하면 입력이 모두 0일 경우에만 1의 값을 출력하는 것을 볼 수 있다.Lab 4-31 기본인버터 레이아웃gate 레벨과 TR 레벨의 schematicTR 레벨의 pre-layout simulation앞에서 실험한 인버터의 시뮬레이션과 같다.Stick diagram 및 schematic 레이아웃DRC 및 ERC 및 LVS2.(1) 2입력 NANDgate level와 TR level의 schematicTR level의 pre-layout simulationNAND는 두 입력이 모두 0일 때는 Low, 그 외의 경우에는 High이다.Stick diagram 및 schematic 레이아웃표준 셀 template를 이용한 레이아웃DRC 및 ERCLVSLVS에 에러가 없어서 레이아웃과 schematic가 같음을 알 수 있다.ERC에서 추출된 netlist 파일을 이용하여 post-layout simulation앞에서 확인한 pre-layout simulation의 결과와 같음을 알 수 있다. 이를 통해 레이아웃이 잘 되었음을 확인했다.(2)D-FFgate level와 TR level의 schematicTR level의 pre-layout simulation위에서부터 D, CLK, OUT 이다. CLK가 상승 에지일 때 D의 값이 OUT으로 전달되는 것을 알 수 있다. 그 이외의 경우에는 OUT은 이전의 값을 그대로 유지한다.Stick diagram 및 schematic 레이아웃표준 셀 template를 이용한 레이아웃DRC 및 ERCLVSLVS에 에러가 없음을 확인할 수 있다.ERC에서 추출된 netlist 파일을 이용하여 post-layout simulation앞에서 확인한 pre-layout simulation의 결과와 같음을 알 수 있다.1bit full addergate level와 TR level의 schematicTR level의 pre-layout simulationfull adder의 동작이 올바르게 된다는 것을 확인할 수 있다.Stick diagram 및 schematic 레이아웃표준 셀 template를 이용한 레이아웃DRC 및 ERCLVSLVS에 에러가 없음을 알 수 있다.ERC에서 추출된 netlist 파일을 이용하여 post-layout simulation앞에서 확인한 pre-layout simulation의 결과와 같음을 알 수 있다.위에서 설계한 full adder을 네 개를 이어붙이면 4bit full adder가 된다.MYCAD를 이용해 레이아웃을 그려보았다. 규칙에 맞춰서 그려야하고 그렇지 않으면 생기는 에러를 해결해 가면서 규칙을 깨닫게 되었다. 게이트로 그리면 무척이나 단순해지는 소자들이지만 TR 레벨로 자세하게 그리면 회로를 구성하는데 필요한 CMOS의 개수가 복잡해질수록 많이 필요하게 된다. 표준 셀 템플릿으로 구성한 레이아웃은 이해를 쉽게 하기위한 이론적인 레이아웃이라 생각된다. 템플릿에 맞춰 설계를 하면 DRC를 할 때 에러가 상당히 많이 발생한다. 그래서 실제로 설계하기에는 어려움이 있다고 생각된다.

공학/기술| 2012.06.11| 12페이지| 2,500원| 조회(207)

전자, 레이아웃, NAND, adder, 인버터, Inverter, Full Add..

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디공설계

Seven-segment Indicator에 대한 진리표를 작성하면ABCD12345*****************************************************************011*************111*************1*************1각 경우에 대한 부울함수를 구해보면1=A+CD+BC'D+B'D'2=B'+C'D'+CD3=B+C'+D4=CD'+B'C+BC'D+B'D'5=B'D'+CD'6=BD'+A+C'D'+BC'7=A+BC'+BD'+B'C위의 함수를 통해 AND-OR 게이트를 구성해보면 다음과 같다.그리고 이를 바탕으로 NAND 게이트를 그리고 이를 회로도에 구성하면 다음과 같이 나온다.

공학/기술| 2012.05.06| 2페이지| 1,000원| 조회(74)

NAND, 게이트, 디지털공학, 부울함수, 세그먼트, Seven-segment I..

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