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전자회로실험 예비 - 6. 차동 BJT 증폭기 특성 평가A+최고예요

강 의 명전자회로실험강 의 번 호실 험 제 목6. 차동 BJT 증폭기 특성실 험 조학 번성 명예 비 보 고 서가. 실험 목적차동 BJT 공통 증폭기의 차동 소신호 이득, 입력 저항 및 출력 저항 및 CMRR을 실험한다.나. 실험 이론보통의 BJT 차동(differential) 증폭기는 과 같이 구성되어 있다. 차동 신호가 는 증폭하고 공통(common) 신호는 억제한다. 차동 신호 이득과 공통 신호 이득의 비율을 CMRR(Common-Mode Rejection Ratio)라고 한다. 차동 증폭기의 주파수 특성은 CE 증폭기와 같다.1) BJT 차동 증폭기 소신호 이득차동 증폭기는 BJT Q1/Q2의 바이어스 전류를 전류 거울 회로를 가지고 공급한다. Q1/Q2의 특성이 같은 경우 Q3의 전류는 Q1/Q2에 균등하게 배분된다. 차동 증폭 이득은 다음과 같이 표현된다.A_dm =- { 1} over { 2}g_m R_L차동 증폭기는 원래 이상적으로는 무한대의 공통 모드 이득을 가지나, 의 회로와 같이 바이어스 회로 Q3의 출력 저항으로 인하여 유한의 공통 모드 이득을 가진다.A_cm = - { R_L} over { 1/g_m +2r_o3}여기서 r_o3는 Q3의 소신호 출력 저항이다. CMRR은 다음과 같이 정의된다.CMRR=20log`| {A _{dm}} over {A _{cm}} |다. 예비 실험 (Pspice-simulation)1) 회로에서, PSPICE를 이용하여 소신호 이득을 구하시오. AC 해석시 주파수를 변화시키면서 소신호 이득의 변화를 관찰하시오. 이 값이 차동 모드 소신호 이득이다. 또한 이론적으로 소신호 이득을 계산하고 PSPICE 시뮬레이션으로 구한 저주파 소신호 이득과 비교하시오. 단, BJT는 CA3046 Gummel-Poon SPICE 모델을 사용하라. PSPICE 모델 변수 변경에 관해서는 부록4를 참조하시오. Q1/Q2의 I _{c} =0.5mA가 되게 RB를 조절한다.R _{L} =4k OMEGA ,`V _{DD} =+5V,`V _{SS} =-5VI _{c} =0.5mA가 되게 RB를 조절우선 실험책에서 요구하는 대로 각 값들을 입력하고 R _{B}를 변화시키면서 (parametic sweep이용) I _{c} =0.5mA 가 되는 지점을 찾아보았다. 하지만 위의 그림을 보면 알 수 있듯이 Q1/Q2 두 개의 트랜지스터가 동시에 같은 전류가 흐르지 않기 때문에 대략 중간값인 9.4k옴을 선택하였다.AC 해석을 통한 이득 관찰위 그림을 보면 알 수 있듯이 PSpice 시뮬레이션 결과 차동모드 이득은 37.881이 나왔다. 이제 이론적으로 이득을 구해보면g _{m} = {I _{C}} over {V _{T}} = {0.5mA} over {26mV} =19.2308m` mhoA _{dm} =- {1} over {2} g _{m} R _{L} =-38.46R _{B} =9.4k OMEGA 로 한 후 주파수 해석을 통한 이득을 구한 결과 약 37.881의 이득이 출력 되는 것을 확인 할 수 있었다. 이론으로 구한 이득은 38.46으로 비슷한 이득을 갖는 것을 확인할 수 있다. 이득이 조금 차이나는 이유는 저항값이나 전류값 열전압 등이 근사치이기 때문이다.회로도AC 해석을 통한 이득 관찰위 그림을 보면 알 수 있듯이 PSpice 시뮬레이션 결과 공통모드 이득은 18.686m가 나왔다. 이제 이론적으로 이득을 구해보면g _{m} = {I _{C}} over {V _{T}} = {0.5mA} over {26mV} =19.2308m` mhor _{o3} = {V _{AF}} over {I _{C3}} = {100V} over {1mA} image 100k OMEGAA _{cm} =- {R _{L}} over {1/g _{m} +2r _{o3}} =19.9999mV _{AF}값은 CA3046 PSpice MODEL 변수 값을 이용하여 계산하였다.시뮬레이션과 이론적으로 구한 이득이 큰 차이를 보이지 않았다. 역시 오차가 생겨난 이유는 몇가지 값들을 근사하였기 때문에 발생하였다.- CMRR 계산시뮬레이션 값: A _{dm} =37.881 ,A _{cm} =18.686m 이므로CMRR=20log`| {A _{dm}} over {A _{cm}} |=66.1381이론을 통한 CMRR 값 : A _{dm} =38.46 A _{cm} =19.9999mCMRR=20log`| {A _{dm}} over {A _{cm}} |=65.6796오차는 약 0.4585로 크지 않다는 것을 알 수 있다.2) 회로에서, PSPICE를 이용하여 주파수의 변화에 따른 소신호 이득을 시뮬레이션 하시오. 이 값이 공통 모드 소신호 이득이다. CMRR을 계산하시오.라. 실험 절차 (Pspice-simulation)1) 오프셋 전압(offset voltage)(a) CA3046 BJT들을 회로와 같이 결선한다. RB는 가변 저항을 사용하여 트랜지스터 Q4의 전류가 1mA가 되게 조절한다. R _{L} =4k OMEGA ,`V _{DD} =+5V,`V _{SS} =-5V< 9.1565k옴에서 Q4의 전류가 1mA가 되었다. >(b) Q2 베이스에 입력 DC 전원을 인가하고, Q2의 콜렉터 (출력) 전압이 DC 3V(출력저항이 4k옴이고 0.5mA의 전류가 흐름)가 되도록 입력 전압을 조절하시오. 이 전압이 차동증폭기의 오프셋전압이다.< 회로 구성도 V3전압원을 DC SWEEP 하였다. >- 그 결과 위 그래프와 같이 아주 작은 전압에서 큰 전압 변화가 있었고 그 이후에 전압에 비례해서 증가하는 모습을 볼 수 있다. 찾아낸 offset 전압은 3.5779이고 그때 컬렉터 전압은 3V이다.2) 차동 모드 소신호 이득(a) 실험 1)에서 입력에 주파수 1kHz, 진폭 10mV의 정현파 신호를 인가한다. 출력의 신호를 관찰하고 클리핑이 되지 않는 범위 내에서 입력 신호의 진폭을 증가시켜도 된다. 이 때 출력 신호의 진폭을 측정하고 소신호 이득을 계산하시오.< 이론을 통해 구한 A_dm>g _{m} = {I _{C}} over {V _{T}} = {0.5mA} over {26mV} =19.2308m` mhoA _{dm} =- {1} over {2} g _{m} R _{L} =-38.46< 실험을 통해 구한 A_dm >A _{dm} =- {3.3469V-2.5857V} over {9.905m+9.905m} `` SIMEQ ``-38.425이론과 실제 이득이 아주 작은 오차를 보임을 알 수 있다.3) 공통 모드 소신호 이득(a) 회로와 같이 결선한다. RB는 가변 저항을 사용하여 트랜지스터 Q4의 전류가 1mA가 되게 조절한다. - 1) 오프셋 전압 a)와 동일(b) 입력에 주파수 1kHz, 진폭 1V의 정현파 신호를 인가한다. 이 때 출력 신호의 진폭을 관찰하고 소신호 이득을 구하시오.< 이론을 통해 구한 A_cm>g _{m} = {I _{C}} over {V _{T}} = {0.5mA} over {26mV} =19.2308m` mhor _{o3} = {V _{AF}} over {I _{C3}} = {100V} over {1mA} image 100k OMEGAA _{cm} =- {R _{L}} over {1/g _{m} +2r _{o3}} =-19.9999m

공학/기술| 2015.04.20| 8페이지| 1,000원| 조회(389)

증폭기, 전자회로실험, 예비보고서, CMRR, 차동 BJT 증폭기 특성

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전자회로실험 예비 - 11. MOSFET CS, CG, CD 증폭기

강 의 명전자회로실험강 의 번 호실 험 제 목11. MOSFET CS, CG,CD 증폭기실 험 조학 번성 명예 비 보 고 서가. 실험 목적MOSFET은 BJT(Bipolar Junction Transistor)와 마찬가지로 개의 단자(Gate, Source, Drain)을 가지고 있기 때문에 이 3개의 단자를 입, 출력으로 사용하는 총 6개의 증폭기를 구성할 수 있다. 하지만 이들 중 입, 출력이 서로다른 3개의 MOS amplifier 구성이 가장 기본적으로써 이 들은 Common-source(CS), Common-Gate(CG), 그리고 Common-Drain(CD)가 있다.이들 기본적 증폭기는 그 바이어스 조건에 따라 서로 다른 특성, 즉 이득, 입, 출력단자의 저항 등이 다르기 때문에 각각의 특성을 살리도록 IC를 구성하는데 응용하여야 한다. 본 실험에서는 CS, CG 그리고 CD 증폭기를 구성하고 각각의 전달 곡선(transfer curve)을 측정하고 이를 바탕으로 동작점을 찾아낼 것이며, 또한 전압이득(voltage gain)과 전체 출력저항 (output resistance)을 측정할 것이다. 이 실험을 바탕으로 각 증폭기의 구조와 동작원리를 이해하도록 한다.나. 실험 이론(1) CS AmplifierCS amplifier는 과 같이 입력 ac 전압을 MOS의 gate에 연결하고 출력은 MOSFET의 drain에 연결한다. 채널 폭 변조효과를 고려하지 않은 이상적인 (λ=0)N-형 MOS의 경우, 소신호 ac 등가회로는 와 같다. 그 이유는 ac 등가회로를 그릴 때 모든 DC전압은 ground로 인식되기 때문에 출력 전압은 순수한 ac 전압만을 나타나게 된다. 또한 게이트에 인가된 DC전압은 MOS의 동작점을 지정하게 되어 ac 등가회로의 전달 컨덕턴스 gm를 결정하게 된다. gm의 수학적 표현은 다음 식과 같다.g _{m} = mu _{n} C _{ox} (W/L)(V _{GS} -V _{Th} )= sqrt {2 mu _{n} C _{ox}} sqrt {W/L} sqrt {I _{D}} = {2I _{D}} over {V _{GS} -V _{Th}}에서 이득은 A _{v} = {v _{DS}} over {v _{GS}} = {v _{OUT}} over {v _{IN}} =-g _{m} R _{D} 으로 표현될 것이다.만약 에서 비이상적인 MOS로 해석하게 되면 위 식은 A _{v} =-g _{m} (R _{D} //r _{o} )으로 변형될 것이다.이 식에서 R _{D} //r _{o} = {R _{D} r _{o}} over {R _{D} +r _{o}}를 의미한다.실제 실험에서는 CS amplifier회로를 구성할 때, VDD와 접지사이에 분배저항 RG1,RG2를 이용하여 전압을 분배하여 원하는 전압을 게이트에 연결하여 DC 게이트 전압을 얻는다(V _{GS} = {R _{G2}} over {R _{G1} +R _{G2}} V _{DD}).또한 ac신호를 DC와 분리하기 위해 정전용량 C값이 큰 커패시터를 입력단과 출력단에 연결한다. 그 결과 과 같은 회로를 얻게 된다. 입력 ac신호가 연결된 곳에 있는 CC1은 ac 신호의 경우는 short-circuit이 되며 또한 출력 신호에 연결된 CC2는 DC 전압은 전압만 전달케하고 ac 신호에 대해서는 short-circuit으로 해석한다. 이득은 다음과 같이 표현된다. A _{v} =-g _{m} (R _{D} //r _{o} //R _{L} )CS amplifier는 입력 단자는 MOS의 게이트를 바라보며 게이트를 통한 전류는 흐르지 않으므로 입력 저항은 R1N=∞ 이며, 출력 단자에서 바라본 저항은 비이상적 MOS의 경우R _{OUT} =r _{o} //R _{D}또는R _{OUT} =r _{o} //R _{D} //R _{L} 이 될 것이다.(2) CG AmplifierCG amplifier는 입력 ac 전압을 MOS의 Source에 그리고 출력 전압을 Drain에 연결한 과 같다. 게이트의 전압은 DC Vb로 고정되어 있을 때 만약 입력 전압이 작은 값V 만큼 증가한다면 MOS의 게이트-소스 사이의 전압(VGS)은 V만큼 감소하고 따라서 MOS의 Drain에 흐르는 전류는 gm(V)만큼 작아지게 된다. 그 결과 드레인 전압 즉 출력전압은 VD=VDD-IDRD의 관계에 의해 VD=vOUT=gmRD(V)만큼이 커지게 된다. 따라서, 이득은 A _{v} = {TRIANGLE V _{D}} over {TRIANGLE V} =g _{m} R _{D} 이 된다.이상적인 MOS의 경우 CG amplifier의 입력 저항은 MOS의 source 입력저항 값인 {1} over {g _{m}}과 같아R _{IN} = {1} over {g _{m}}이 되고 그 값은 비교적 작다. 출력 저항은 RD에 의해 ROUT=RD(또는 load 저항 RL이 연결된 때, RD//RL)이 된다.의 Vb는 VDD와 저항 2개를 이용한 전압분배 방식에 의해 조절할 수 있다. 하지만 이때의 게이트 전압은 MOS를 saturation 영역에서 동작시키기 위한 조건인 VDS>VGS-VTh 즉 달리 표현하면 VDD-IDRD>Vb-VTh 의 조건을 만족시켜야 한다.(3) CD Amplifier이 amplifier는 source-follower 라고 부르기도 하며, 입력 전압을 게이트에, 그리고 출력 전압을 소스에 연결하고, 또한 드레인은 외부 전압 VDD에 묶여 있도록와 같이 연결하여 사용한다.만약 게이트의 전압이 VIN 만큼 증가한다면, 게이트-소스 사이의 전압 차이도 따라서 증가하게 되며 그 결과 소스의 전류가 증가하고 출력 전압 역시 증가하게 된다. 그러므로 출력 전압 VOUT은 VIN을 “따라(follow)"하게 된다. VOUT의 DC 기준값(level)은 VIN보다 VGS만큼 낮아야 하기 때문에 이 회로의 출력은 입력에 비해 DC 기준값만 쏠림(level shift)하게 된다.CD amplifier의 소신호 ac등가회로는 좀 더 복잡하여 와 같다. 는 소신호 등가회로이며 는 이를 간단히 한 회로이다.A _{v} = {v _{OUT}} over {v _{IN}} = {r _{O} //R _{L}} over {{1} over {g _{m}} +(r _{O} //R _{L} )}이 되어 그 이득은 Av> R _{D} ,`R _{L} 이므로```r _{o} = INF 라고 가정R _{i`n} = {1} over {g _{m}} , R _{out} =R _{D}(3)전압이득(voltage gain)을 구하시오.A _{v} =g _{m} (R _{D} PVER R _{L} )3) CD(Common-Drain) Amplifier(1)의 회로를 소신호 등가 회로(small-signal equivalent circuit)로 나타내시오.(2)출력저항 (output resistance)를 구하시오.R _{i`n} =(R _{G1} PVER R _{G2} ) , R _{out} =( {1} over {g _{m}} PVER r _{o} PVER R _{S} )(3)전압이득(voltage gain)을 구하시오.A _{v} = {(R _{S} PVER R _{L} PVER r _{o} )} over {(R _{S} PVER R _{L} PVER r _{o} )+ {1} over {g _{m}}}라. 실험 순서1) CS Amplifier(1) 의 회로를 구성하시오.(V _{DD}=15V, R _{D}=1.5㏀, R _{G1}=10㏀,R _{G2}=1.5㏀,R _{L}=10㏀, C _{C1}=C _{C2}=0.1㎌ )(2) V _{sig}= 20㎷, 100㎑을 인가한 뒤, 오실로스코프로 입력 파형을 측정하고 에 그리시오. 그리고 값을 측정하여 에 기록하시오.(3) 오실로스코프로 출력 파형을 측정하고 에 기록하시오. 마찬가지로 값을 측정하여 에 기록하시오입력 20m(p-to-p) 인가시 .model nnMOS NMOS (LEVEL=2 VTo=1.4 Kp=.6m LAMBDA=0.005) w/L = 35에서 대략 이득은 15.65535가 나왔다. 이것을 이론적으로 계산해 보면g _{m} = {i _{d}} over {v _{gs}} =u _{p} C _{ox} {W} over {L} (V _{GS} -V _{T} )=0.6m TIMES 35 TIMES (1.957-1.4)=11.697mA/VR _{D} PVER R _{L} =1.304349k A _{v} =-g _{m} R _{L} '=-15.25696 이것은 위 이득과 거의 같은 결과이다.(4) R _{D}의 값을 5㏀으로 변화시켜 주어 위의 실험 1)~3)을 반복하시오.저항 R _{D}를 5k옴으로 했을 때 이득은 2.119075로 줄어들었다. 그 이유는 저항이 증가함에 따라 R _{D}에서의 전압강하가 증가하고 결국 드레인 전압이 일정이하로 낮아져서 Triode 영역으로 들어가기 때문이다.2) CG Amplifier(5) 의 회로를 구성하시오.

공학/기술| 2015.04.20| 11페이지| 1,000원| 조회(484)

MOSFET, 전자회로실험, 예비보고서, cs amplifier, CD 증폭기

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전자회로실험 예비 - 13. MOSFET 공통 소스 증폭기 주파수 특성

강 의 명전자회로실험강 의 번 호실 험 제 목13. MOSFET 공통 소스 증폭기 주파수 특성실 험 조학 번성 명예 비 보 고 서가. 실험 목적본 실험은 능동 (전류 소스) 부하를 가진 공통 소스(common source) 증폭기의 특성을 측정하는 목적을 갖는다. 또한 저항을 부하로 하는 수동(passive) 또는 전류 소스를 능동(active) 증폭기의 주파수 특성과 그 밴드 폭을 측정한다.공통 소스 증폭기는 높은 이득과 입력 저항이 크기 때문에 높은 이득을 필요로 하는 회로에 널리 사용된다. 이 회로는 또한 차동 증폭기의 한 부분을 구성하고 있다.본 실험을 통해 실험자는 다음을 습득하게 된다.- 능동부하를 사용하여 이득을 얻기 위한 적당한 DC 전압의 중요성과 그 설정의 어려움에 대한 인식- 이득-밴드 폭의 상호 균형(tradeoff)- 정현파를 입력으로 사용할 때의 Bode plot을 하기 위한 이득 값의 측정과 위상 측정- 소신호 직사각형파를 입력할 때, 밴드 폭(Bandwidth:BW) BW*tR=0.35의 관계를 이용하여 즉각 BW(f3db)를 유추주의사항 : 본 실험의 높은 이득(~100)을 가진 회로를 구성하고 측정하기 때문에 노이즈가 없는 전압을 유지하기 위한 우회(bypass) 캐패시터를 회로 기판의 레일 선에 사용해야 한다.나. 실험 순서실험 I. 전류 소오스를 부하로 사용한 능동 부하 MOSFET 공통 소오스 증폭기1) 회로의 구성- 과 같은 회로를 구성한다. 부하는 전류 소스인 M _{2,} M _{3} 트랜지스터에 의해 구성되며 저항 R _{B} =100k OMEGA 을 사용하면 DC 전류 I _{D} APPROX 30uA가 된다. 오실로스코프를 이용하여 입력과 출력 전압을 모니터하며 만약 필요하다면 DVM으로 더 정확한 측정을 한다.그림설명: 그림에서 소자의 표시 중 U _{1,} U _{2}라 표시한 것은 서로 다른 IC(MC14007UB)를 사용하는 것을 의미한다. 즉 M _{2,} M _{3}는 M _{1}과는 다른 IC에 내장되어 있는 n-채널 MOSFET을 나타낸다.2) DC 전압 레벨주의: 주파수 발생기는 출력을 높은 임피던스 모드 “Hi-Z mode”로 조정하여 그 전압의 나타냄이 실제 출력전압과 같도록 한다.- DC 전압 크기는 DC 만이 출력되도록 주파수 발생기를 조정하며, 공통 소오스 증폭기의 중간 부분인 V _{out}에 약 2.5V가 나타나도록 DC 전압을 조정한다.미러 회로( M _{2,} M _{3}로 구성된 부분)에 흐르는 전류 I _{B}를 알기 위해서는 R _{B}양단간의 전압을 측정하면 되고 이 전류 값은 대략 공통 소오스 증폭기에 흐르는 전류인 I _{D}와 유사할 것이다. 또한, MOSFETM _{1}에 대해 동작점에서의 DC 전압인 V _{GS}를 측정하라. 동작점의 전류는 약 30uA 이다.I _{B} `=`25.76uA`,V _{GS} =2.674V 가 측정되었다.3) 소신호 증폭- 함수발생기를 매우 작은 전압 (약 20-30mV , peak-to-peak)의 주파수 f=1kHz인 삼각파로 설정하여 입력 V _{IN}에 연결한다. 함수 발생기의 DC 전압은 위 실험 2)에서 얻은 값을 사용한다.함수발생기의 소신호 전압을 증가시켜서 출력 전압이 2V(peak-to-peak)가 나오도록 한다.< 입력 30mV(peak-to-peak)을 인가했을 때 출력은 대략 2V 정도였다. >=> 시뮬레이션 특성상 삼각파대신 사인파를 사용하였습니다. 결과는 같다는 것을 알 수 있었습니다.- 입력과 출력 전압의 peak-to-peak 값을 기록하고 소신호 이득을 계산하라.A _{v} = {1.9302} over {0.03} =64.34가 나왔다. 능동 부하의 이득이 굉장히 크다는 것을 알 수 있다.- 이 증폭기는 반전(inverting) 증폭기 인가 아니면 비반전(non-inverting) 증폭기 인가?=> 파형을 보면 알 수 있듯이 반전 증폭기 이다.4) 대신호 출력 한계소신호의 전압을 계속 증가시키면 출력 신호가 클리핑(clipping)됨을 관찰하게 된다.< 시뮬레이션 특성상 DC Sweep을 이용하여 클리핑 되는 전압을 찾아보았다. (2.6471~2.7157) >- 이 현상이 발생한 후, +와 - 전압의 진폭 크기 값을 측정, 기록하고 이때의 입력 전압을 기록한다.이제 출력단에 캐패시터를 와 같이 연결한다. 의 회로에 비교해보면 출력단에 부하 캐패시터 C _{L} =1000pF을 추가한다.5) DC 전압주파수 발생기의 DC 전압( M _{1} 트랜지스터의 V _{GS1} )은 출력 전압 V _{out} APPROX +2.5V 가 되도록 조정해야 하며 이런 조건에서 I _{D} APPROX 30uA 가 되어야 한다.=> 커패시터는 DC와는 무관하므로 그전에 찾은 DC동작점을 그대로 사용가능함.6) 주파수 발생기의 소신호주파수 발생기의 소신호의 크기는 출력신호가 클립핑이 발생하지 않도록 하면서 sine함수로 설정하고 f=100Hz로부터 시작한다.< 100Hz부터 100kHz까지 주파수를 바꿔주면서 이득 관찰 >- 입력과 출력의 신호 크기를 측정하고, 또한 입력-출력의 시간지연을 측정하며 에 기입한다.- 실험 결과의 크기와 위상을 Bode plot으로 그림을 그려서 그 결과가 단극(single pole) 전달함수의 형태가 됨을 보이라. -> 지연시간을 피스파이스상에서 어떻게 측정하는지를 몰라 측정하지 못하였습니다.< 입력과 출력을 Bode Plot으로 그린 모습 대략 10~20kHz에서 단극이 됨을 알 수 있다 >< 100Hz에서 위상차는 152.121도 였고 100kHz로 갈수록 90도에 수렴하였다. >- Bode plot에서 3-dB 주파수인 f _{3dB}를 찾으라.7) 단일이득(Unity Gain) 주파수 및 이득-주파수 폭 곱 (Gain-Bandwidth Product)- Bode plot으로부터 이득이 1이 되는 단일이득 주파수 f _{T}를 예측하라. 그리고 이 주파수는 대략 낮은 주파수 이득과 밴드폭 f _{3dB}의 곱과 같음을 보이라.이득 35.1 f _{3dB} 671.721Hz 두 값의 곱은 23.485kHz 이득이 1일때의 주파수는 12.105k로 오차가 꾀 컷다. 사실 이번 실험이 정확히 어떤 실험인지 분석을 해보아도 지금까지 해온것과 많은 차이가 있어서 정확한 실험 분석을 하지 못한 것 같다.실험 Ⅱ. 저항을 부하로 사용한 수동 부하 MOSFET 공통 소오스 증폭기1) 회로의 구성- 과 같이 회로를 구성한다.의 회로에서 능동부하에 연결되었던 M _{1} 트랜지스터의 5번 핀을 끊고 대신 저항 R _{D} =75k OMEGA 를 통해 V _{DD}에 연결시킨다. 부하 캐패시터는 실험 I과 동일하게 유지하며 입력 DC 전압이 실험 I과 동일할 때 출력전압은 2.5V 가 되는 것을 확인하라.이상하게도 2.5V가 유지되지 않고 3V정도의 전압이 나왔다. 모든걸 그대로하고 능동부하에서 수동부하로 바꿧을 뿐인데 왜 DC바이어스 값이 바뀐 건지 알 수 없었다.2) DC 전압- 능동부하를 사용한 앞 절의 실험에서 사용했던 주파수발생기의 DC 전압 즉 입력전압V _{IN}을 그대로 유지한다. 이런 조건에서는 M _{1} 트랜지스터의 전달 컨덕턴스 g _{m}가 능동부하의 경우와 같은 값이 유지되며 출력전압의 중간부분에 동작점이 위치하게 된다. 저항 R _{D}사이의 전압 강하를 측정하면 공통 소스 증폭기의 DC 전류를 I _{D} 얻을 수 있다. 이 전류 값은 (Ⅱ-1)에서 측정한 값과 거의 유사할 것이며, 만약 동작점이 상당한 차이를 보인다면 주파수 발생기의 DC 전압을 재조정할 필요가 있다.

공학/기술| 2015.04.20| 8페이지| 1,000원| 조회(330)

MOSFET, 전자회로실험, 예비보고서, 전류 소스, MOSFET 공통 소스

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전자회로실험 예비 - 12. MOSFET 차동 증폭기

강 의 명전자회로실험강 의 번 호실 험 제 목12. MOSFET 차동 증폭기실 험 조학 번성 명예 비 보 고 서가. 실험 목적본장의 기본 목적은 차동증폭기(differential amplifier)의 특성을 측정하는 것이다. 이 증폭기는 서로 대칭되는 MOSFET들을 차등 쌍으로 구성할 때 나타나는 특징을 이용하는 회로로써 집적회로에서 중요한 위치를 차지하고 있다.차등증폭기의 차동모드와 공통모드 특성에 대한 이해전류 미러를 차등증폭기의 전류 소스로 이용에 대한 이해전류 미러를 능동부하로 사용하여 차등증폭기의 이득을 증가시키는 회로에 응용할 수 있도록 학습능력을 부여함나. 예비 실험(1) 문턱전압(V_T)과 k 값의 대칭 검증다음 과 같이 회로를 구성하여, 서로 다른 V_DD 값에 대해 만약 V_DS(=V_GS) 전압 값과 전류 I_D를 아는 경우, 트랜지스터의 변수인 k, V_T을 다음 관계식을 통해 알 수 있다.I_{D}=k(V_{GS}-V_{T})^{2} (여기서 k가 아니라 0.5k가 맞지 않나 싶은데 정확하지 않아서 일단 k로 표기 하였습니다. -> 포화전류식이기 때문에 실험순서 1번에서 0.5k임을 알 수 있습니다.)위 관계식으로부터 V_{T},``` k를 I_{D}, V_{GS}의 함수로 표현하시오.=>주어진 관계식으로부터 k= { I_{D}} over {(V_{GS}-V_{T})^{2} } , V_{T}=V_{GS}- sqrt { {I_{D} } over { k}} 로 표현이 가능하다. 이때 V _{DD}값을 2개의 값을 주면 2개의 변수가 있는 위 방정식을 풀어서 k값과 V _{T}값을 계산 할 수 있다.(2) Current mirror(전류 미러)와 같은 회로를 “미러 회로”라고 칭하는데 그 이유는 서로 대칭, 또는 동일한, 소자가 서로 마주보고 있는 구성이기 때문이다. V_{T}, k를 예비보고서에서 I_{D}의 함수로 표현하였을 때, 와 같이 회로를 구성하였을 때 전류 I_{D4}는 어떻게 표현되는가?M _{3}에 흐르는 드레인 전류는 M 흐르는 드레인 전류는 Sat영역에서 동작한다면 I _{D4} =k(V _{GS} -V _{T} ) ^{2}이며 같은 소자이기 때문에 k,`V _{T}의 값이 같고 V _{GS}의 경우도 공통이므로 같은 값을 같기 때문에 I _{D3} =I _{D4}가됨을 확인 할 수 있다.(3) 차동증폭기(1) 과 같은 회로를 구성할 때 저항 R_{B}=30kΩ을 선택하는 경우 I_{B} APPROX 250muA임을 확인하라.(2) 만약 R_{D1}=R_{D2}=20kΩ을 선택하면 DC 출력 전압은 V_{o1} APPROXV_{o2} APPROX+2.5V임을 확인하라. 차동 증폭기회로를 구성하여 simulation 해본 결과 I _{B} =256.1uA, V _{o1} =V _{o2} =2.431V로 문제에서 주어진 I_{B} APPROX 250muA, V_{o1} APPROXV_{o2} APPROX+2.5V의 값과 비슷한 값을 얻을 수 있었다. 아랫단 M1,2 는 전류미러로써 일정한 전류를 공급해주는 전류원으로 쓰이고 있고 윗단의 M3,4는 차동증폭기로써 동상입력에대한 출력의 차이가 0임을 알 수 있다.다. 실험 순서1) 주어진 CD4007UB(MC14007UB와 동일)의 pin 배열을 확인한다.2) 문턱전압(V _{T})과 k 값의 측정Note: 의 회로도에서 -전압은 접지되어 있기 때문에 7번 핀은 접지되어야 한다.(1) 의 회로도를 구성하는데 CD4007UB의 의 “#1”으로 표시된 소자의 3,4,5번 핀을 사용한다. V _{DD} =0 SIM 8V 에 대해 1V의 간격으로 V _{DD}를 변화시키며 V _{DS}와 저항 R _{D}의 양단의 전압을 측정함으로 I _{D}를 구한다. (I _{D}를 전류계로 측정하려면 V _{DD}와 R _{D}사이에 전류계를 연결해서 전류를 측정할 수 있다.) 예비실험에서 구한 표현을 사용하여 문턱전압과 k 값을 구한다.=> 예비 실험에서 구한 표현 k= { I_{D}} over {(V_{GS}-V_{T})^{2} } , V_{T}미터는 k(W/L)=111u*35 이고 V _{T} =2V이다. 여기서 게이트 소스간 전압이 문턱전압 이상이고 게이트 드레인간 전압이 문턱전압 이하이면 Sat영역에 있으므로 위 그래프에서 V _{GS} =V _{DS}가 2V가 초과되는 값에 한해서 예비실험에서 구한 식을 적용 가능하다.위의 Sat를 만족하는 값 두 가지를 예비실험에 구한 식에 넣고 MATLAB을 이용하여 계산해 보면syms x y;f1=x-79.934*10^(-6)/(2.2007-y)^2; %% x값은 0.5k y값은 V _{T} V _{DD} 3V일 때f2=x-170.691*10^(-6)/(2.2931-y)^2; %% V _{DD}가 4V일 때 값[x,y]=solve(f1,f2); %% 두 개의 방정식을 연립하여 계산double(x)double(y)그 결과는 x값은 56.7m과 2m y값은 2.2382V와 2.0004V 가 나왔다. 다른값 두 가지 경우를 더 선정해서 (예를 들면 V _{DD}가 5, 6V 일 때 같은 방법으로 계산해 보면) 중복되는 값은 x는 2m y는 2.0004V 일 것이다. 이것이 실제 소자 파라미터와 일치하기 때문이다. 실제 소자 파라미터를 계산해 보면 k=k'*( {W} over {L} )=111u TIMES ( {350u} over {10u} )=3.885m이 나온다. 위 결과를 보면 x값이 2m이 나왔는데 x값이 k가 아니라 0.5k 이므로 k는 4m이 나온다. 이것은 약간의 오차를 가지고 있긴 하지만 비슷한 결과를 얻을 수 있음을 알 수 있다. 문턱전압도 2V와 0.0004V의 오차를 제외하고는 거의 정확한 결과를 얻을 수 있었다.(2) 동일한 회로를 “#2”, “#3” 소자로 구성하여 마찬가지 방법으로 각각에 대해 문턱전압과 k 값을 구한다.=> 시뮬레이션 상에서는 문턱전압과 k값이 모두 동일하기 때문에 의미가 없으므로 생략.3) 전류미러 (Current Mirror)- 주의사항: 가장 낮은 전압은 -V _{SS} 이기 때문에 그림 4의 7번 핀은 -V _{pair)를 구성한다. 저항 R _{D3,} R _{D4}사이의 전압을 측정함으로써 I _{D3,} I _{D4}를 측정(계산)한다.1.318mA가 흐른다.(4) 실제 측정으로부터 얻은V _{T},k 으로부터 I _{D3,} I _{D4}를 계산하여 예비실험에서 얻은 표현인 I _{D3,} I _{D4}와 서로 비교하라. 계산치와 측정치가 다른 이유를 설명하기 위해 오차범위를 감안해야한다.실제 측정으로부터 얻은 값을 이용하여 구해보면I _{D} = {1} over {2} k(V _{GS} -V _{T} ) ^{2} =2m(2.813-2.0004) ^{2} =1.3206m 가 나오고 위 시뮬레이션 결과와 거의 일치함을 알 수 있다. 하지만 실제 실험 소자의 경우 M1과 M2가 정확히 같은 파라미터를 갖지 않기 때문에 두 드레인 전류는 차이가 발생하게 된다.4) 차동 증폭기 (Differential Amplifier)과 같은 회로를 구성한다. 비록 이 회로의 입력은 비교입력을 사용하지만 접압 소오스의 한 단(single-ended) 전압을 입력으로 사용한다. 따라서, 차동증폭기의 한 입력은 접지되어 있으며 다른 하나는 주파수 발생기의 출력에 의해 구동된다. 차동증폭기는 입력의 DC 전압범위를 설정하는데 특별한 회로나 작업이 필요없이 전류 소오스에 의해 구동되기 때문에 입력은 공통모드의 입력전압이 폭넓은 범위를 지탱할 수 있다.(1) DC 전압의 동작점- 입력의 DC 전압은 DC 전류와 부하 저항의 값에 의해 결정된다. 전류 미러는I _{D3} ` APPROX 250uA를 공급해 주어야 한다. 차동 입력의 전압 차이가 “0”이라면 전류는 MOSFET M _{1,} M _{2}들이 서로 나누어져야 한다. 저항 R _{D1,} R _{D2}는 각각의 DC전압 출력(V _{o1,} V _{o2})이 2.5V가 되도록 한다.I _{D3} ` APPROX 250uA 일 때의 저항 R _{B}값을 Parameter를 이용해서 구해보았다. 30.584k옴이 측정되었다.이번에는 차동(differential)이 “zero”임을 확인하라. 만약 정확히 “zero”가 되지 않는다면 offset 전압이 정확히 zero가 아니거나M _{1,} M _{2}쌍이 서로 match되지 않았기 때문이다.출력 전압을 살펴보면 둘다 2.5V로 같고 그 차이는 zero가 됨을 알 수 있다.- 저항 R _{D1,} R _{D2}사이의 전압을 측정하여 M _{1,} M _{2}에 흐르는 DC 전류를 계산하시오.=> 125.5uA가 흐른다.- 이 때의 M _{1,} M _{2}의 DC 전압 V _{GS}를 측정하시오.=> V _{GS} =2.248V 이다.이 결과를 이용하여 트랜스컨덕턴스 g _{m}값을 구해보면=> g _{m} = {2I _{D}} over {V _{OV}} = {251uA} over {2.248-2} = {251uA} over {0.248} =1.012097m 이 나온다.(2) 소신호 차동증폭- 삼각파를 소신호를 입력시키고 출력-입력의 이득(gain)을 측정한다. 소신호는 1kHz또는 그 이하의 주파수를 입력시키고 각 MOSFET의 한 단(single-ended) 이득과 그 차등출력(V _{o2} -V _{01})을 측정한다. 차등 출력을 오실로스코프에 보기 위해서는 “MATH MENU”를 이용하여야 한다. (MATH MENU의 사용법은 부록, “차동신호분석”을 참조하시오.)- 입력신호에 대한 차등출력의 비, 이득 A _{d} =(V _{o2} -V _{o1} )/V _{sig}를 측정하시오.=> 위 그림은 아래에서부터 입력신호 한 단의 출력신호 그리고 최종 차동출력 신호를 나타낸 것이다. 입력 신호는 10mV를 인가하였고 한 단마다 10배 증폭이 되어서 결국 최종 차동증폭된 신호는 20배 증폭된 200mV가 출력되었다.=> A _{d} =(V _{o2} -V _{o1} )/V _{sig} `= {200mV} over {10mV} `=20차동증폭기의 이론적인 이득은A _{d} =g _{m} R _{D} =1.012097m TIMES 19.9

공학/기술| 2015.04.20| 10페이지| 1,000원| 조회(338)

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전자회로실험 예비 - 3. BJT 공통 이미터 (CE) 증폭기 특성

강 의 명전자회로실험강 의 번 호실 험 제 목3. BJT 공통 이미터 (CE) 증폭기 특성실 험 조학 번성 명예 비 보 고 서가. 실험 목적1) 커패시터 결합 BJT 공통 에미터 증폭기의 소신호 이득, 입력 저항 및 출력 저항을 측정한다.나. 실험 이론보통의 BJT CE(공통 에미터)증폭기는 입력 신호가 베이스로 인가되어, 증폭된 신호가 콜렉터로 출력되며, 에미터는 Re를 통해 접지된다. RE는 부궤환을 하고 있기 때문에, 소신호 이득은 감소하지만 주파수 대역폭은 증가한다. CE 증폭기는 CB, CC 증폭기에 비해서 소신호 이득은 큰 편이며, 주파수 대역폭은 비교적 낮은 편이다.1) BJT CE 증폭기 DC 바이어스 해석신호를 입력하기 위하여 coupling capacitor CB가 사용되고, 신호를 출력하기 위한 coupling capacitor CC가 사용된다. Coupling capacitor는 DC 바이어스는 차단하며 소신호는 통과시키는 역할을 한다.BJT Q1의 베이스-에미터 바이어스 루프에 대한 KVL을 적용할 경우 다음과 같은 식이 유도되며 이 식으로부터 Q1의 각 터미널 전류를 구할 수 있다.V _{BB} =R _{B} BULLET I _{B} +V _{BE} +R _{E} BULLET I _{E}#```````````````=( {R _{B}} over {1+ beta } +R _{E} )I _{E} +V _{BE}여기서, beta =I _{C} /I _{B} , 그리고 보통 BJT의 베이스-에미터 전압은 0.7V로 가정한다.BJT Q1의 콜렉터 및 베이스 전압은 다음과 같이 표현되며, 이 두 전압을 비교하여 Q1이 활성 영역에 있는지 확인 할 수 있다.V _{C} =V _{CC} -R _{C} BULLET I _{C}#V _{B} =V _{BE} +R _{E} BULLET I _{E}2) BJT CE 증폭기 소신호 이득, 입력 저항, 출력 저항 (midband)DC 바이어스 해석을 통해서 나온 전류 값을 가지고 소신호 등가 회로 변수 값들이 결정된다.r _{pi } = {V _{T}} over {I _{B}} ,`````g _{m} = {I _{C}} over {V _{T}} ,`````r _{o} = {V _{AF}} over {I _{C}}의 BJT Q1을 의 소신호 등가회로로 대체하고, 과 같은 전체 소신호 등가 회로를 구성할 수 있다. Midband(f _{L}

공학/기술| 2015.04.20| 10페이지| 1,000원| 조회(524)

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