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2-Stage CMOS OP-Amp Design(홍익대, Hspice이용, 조건 만족시키기) 평가A+최고예요

School of Electronic and Electrical Engineering, Hongik University,Electronic Circuits 2, Spring 2012Term Project2-Stage CMOS OP-Amp Design1. ObjectiveDesign a two-stage CMOS OP-Amp.Circuit Description of the Sample Schematic:- 1’st Stage: Differential Pair with Active Load:- 2’nd Stage: Common Source Amplifier:- Bias Generation Stage: Simplified Ideal Current Source + Current Mirrors- You can modify this circuit to get a better performance. (Provide reasons why and where you modify the circuits.)2. Design Target SpecificationsVdd = 1.8 V, Vss = 0 V, CL= 0.2 pF, Minimum Channel Length = 0.18 μm? Vdd값과 Capacitive Load CL값, min. channel length 값을 반드시 준수하고, 아래 Spec을 가능한 한 많이 달성할 것.SPICE model parameter: BSIM3 Level 49 (PSPICE level 7) 0.18 μm CMOS1) Voltage gain Av > 60 dB2) Gain*Bandwidth Product > 10M Hz3) Minimizes power consumption ( < 2 mW) & layout size4) Slew Rate < 1V/20ns5) Input offset voltage < 1mV6) Phase margin > 60 degree3. Report Submission1) Detailed Design Report includinre the W/L sizes are not optimized. You may need parasitic capacitances.M1 3 Vin 5 0 nch W=10u L=0.18uM2 4 Vinb 5 0 nch W=10u L=0.18uM3 3 3 vdd vdd pch W=10u L=1uM4 4 3 vdd vdd pch W=10u L=1uM5 5 vbias vss vss nch W=10u L=1uM6 vout 4 vdd vdd pch W=50u L=0.18uM7 vout vbias vss vss nch W=100u L=0.18uM8 vbias vbias vss vss nch W=10u L=1u** AC Simulationvin vin 0 DC 0.9v AC 0.9vvinb vinb 0 1.8v.ac dec 10 10 100MEG.probe ac vdb(vout) vp(vout) vdb(4) vp(4).meas ac unitygain when vdb(vout)=0.meas ac phasemargin find vp(vout) when vdb(vout)=0.endHow to generate useful information from the model parameter and the SPICE output file2012 Spring 전자회로2 Prof. Kim1. Device model parameters given in the BSIM3 file:Vth (NMOS) = 0.3426738 (V)Vth (PMOS) = -0.4175501 (V)μn (NMOS) = 310 ( cm2/(V*s) )?μp (PMOS) = 128 ( cm2/(V*s) )Tox = 4.1E-9 (m)If necessary, you can useCox = eox/tox,eox = e0*esio2 = 8.85x10-18 * 3.97 (F/μm)Therefore, Cox = {8.85x10-18 * 3.97 (F/μm) } / {4.1E-9 (m) } = 8.57 x10-15 F/(μm)2FinSPICE BSIM3 VERSION 3.1 PARAMETERS* HSPICE Level 49 --> PSPICE Level 7* Temperature_parameters=Default*.MODEL NCH NMOS ( LEVEL = 49+VERSION = 3.1 TNOM = 27 TOX = 4.1E-9+XJ = 1E-7 NCH = 2.3549E17 VTH0 = 0.3426738+K1 = 0.5772938 K2 = 5.179673E-3 K3 = 1.69121E-3+K3B = 9.8055302 W0 = 4.355225E-6 NLX = 1.932216E-7+DVT0W = 0 DVT1W = 0 DVT2W = 0+DVT0 = 1.4305918 DVT1 = 0.390951 DVT2 = 0.0206019+U0 = 310.2352835 UA = -3.05418E-12 UB = 1.073967E-19+UC = -1E-10 VSAT = 8.326096E4 A0 = 1.2603269+AGS = 0.0350557 B0 = -6.188536E-8 B1 = -1.526281E-8+KETA = 0.0207485 A1 = 3.598651E-4 A2 = 1+RDSW = 150 PRWG = 0.5 PRWB = -0.2+WR = 1 WINT = 0 LINT = 1.53369E-8+XL = -2E-8 XW = -1E-8 DWG = 1.007108E-9+DWB = -1.445365E-8 VOFF = -0.0598372 NFACTOR = 2.5+CIT = 0 CDSC = 2.4E-4 CDSCD = 0+CDSCB = 0 ETA0 = 0.0149129 ETAB = -0.0393037+DSUB = 0.6926077 PCLM = 0.745365 PDIBLC1 = 0.0828768+PDIBLC2 = 0.01 PDIBLCB = -0.1 DROUT = 0.5456368+PSCBE1 = 7.99105E10 PSCBE2 = 9.220276E-7 PVAG = 0+DELTA = 0.01 RSH = 6.7 MOBMOD =2+PK2 = 5.602632E-4 WKETA = 7.21783E-3 LKETA = -4.947233E-5+PU0 = 1.7872981 PUA = -1.70174E-11 PUB = 4.728364E-23+PVSAT = 1.026326E3 PETA0 = 1E-4 )*.MODEL PCH PMOS ( LEVEL = 49+VERSION = 3.1 TNOM = 27 TOX = 4.1E-9+XJ = 1E-7 NCH = 4.1589E17 VTH0 = -0.4175501+K1 = 0.5492341 K2 = 0.038475 K3 = 0+K3B = 8.7425856 W0 = 1E-6 NLX = 9.582038E-8+DVT0W = 0 DVT1W = 0 DVT2W = 0+DVT0 = 0.670574 DVT1 = 0.3079793 DVT2 = 0.1+U0 = 128.279044 UA = 1.854578E-9 UB = 1E-21+UC = -1E-10 VSAT = 1.972724E5 A0 = 1.727503+AGS = 0.3883474 B0 = 1.10448E-6 B1 = 4.069405E-6+KETA = 0.0152816 A1 = 0.0535516 A2 = 0.7637648+RDSW = 232.7373525 PRWG = 0.5 PRWB = -0.5+WR = 1 WINT = 0 LINT = 1.888079E-8+XL = -2E-8 XW = -1E-8 DWG = -2.505862E-8+DWB = 6.996796E-9 VOFF = -0.1009891 NFACTOR = 1.9113071+CIT = 0 CDSC = 2.4E-4 CDSCD = 0+CDSCB = 0 ETA0 = 0.0717351 ETAB = -0.1001764+DSUB = 0.6721795 PCLM = 0.0435383 PDIBLC1 = 1.441393E-6+PDIBLC2 = 0.1 PDIBLCB = -9.944296E-4 DROUT = 1+PSCBE1 = 2.871498E10 PSCBE2 = 8.276995E-9 PVAG = 10 PVTH0 = 2.473176E-3 PRDSW = 9.055175+PK2 = 2.290052E-3 WKETA = 2.422641E-3 LKETA = 1.006893E-3+PU0 = -2.0283426 PUA = -7.89895E-11 PUB = 1.523736E-22+PVSAT = -50 PETA0 = -2E-4 )A000000 김철수B000000 이영희1. Circuit analysis1‘st stage 는 차동증폭기로써, ripple을 없애주며, common mode 입력전압이 출력에 나타나지 않기 위해 사용한다.1‘st stage = differential input stage그러나 차동증폭기의 gain은 보통 100보다 작으므로, 이 차동증폭기 하나로는 op-amp 동작에 요구되는 큰 voltage gain을 제공하지 못한다.따라서 입력 차동 증폭단 다음에 M6의 common source amp를 2‘nd stage 으로 연결하여 op-amp 동작에 요구되는 1000이상의 voltage gain을 얻고자 한다.2‘nd stage = common source amplifier그리고 current mirroring의 방법을 이용하여 MOS가 current source로 동작하여 2‘nd stage의 active load로 작용한다.2’nd stage 의 입력과 출력노드 사이에 저항과 캐패시터가 있는 이유는, 2개의 증폭단 사용으로 pole의 개수가 많아져 주파수 안정도(frequency stability)가 나빠져서 발진할 수 있기 때문이다.주파수 보상용 캐패시터C_C와 저항R_S를 2’nd stage 의 입력과 출력노드 사이에 연결하여 고주파에서의 전압이득을 줄여서 주파수 안정도를 좋게 한다.C_C만으로도 주파수 보상이 되지만,R_S를 연결한 것은 양의 실수 zero를 제거하기 위함이다.우리는 이 op-amp의 output을 2개의 input중 하나로 feedBack 해주는 피드백 회로로 사용할 것이다.current source부분은I_bias를 cual

공학/기술| 2017.03.08| 21페이지| 5,000원| 조회(1,983)

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