*효* 스토어

*효*

개인인증

팔로워0 팔로우

소개

등록된 소개글이 없습니다.

전문분야 등록된 전문분야가 없습니다.

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

22개
전체 판매량

162개
최근 3개월 판매량

0개
자료후기 점수

평균A+
자료문의 응답률

100%

전체자료 22개

시프트 레지스터 결과

시프트 레지스터실험목적4비트 시프트 레지스터의 논리회로를 구성하여 동작을 실험하고 결과 파형을 도출한다.시프트 제어 신호를 갖는 4비트 시프트 레지스터실험결과* 동작 타이밍도**************************11111111CKSS · DDQ결론 및 분석시프트 레지스터는 2진 데이터를 이동시킬 수 있는 특징이 있다. 이것은 시프트 레지스터의 구조에서 앞 단의 플립플롭 출력이 다음 단의 입력으로 연결되는 형태를 보이기 때문이다. 이번 실험에서 실험한 것은 단순히 클럭 신호에 의해서 이동되는 단순한 시프트 레지스터가 아닌 시프트 제어 신호가 추가된 레지스터에 대해 실험하였다. 기본적인 시프트 레지스터와의 차이점은 기본 시프트 레지스터는 클럭이 인가될 때마다 데이터가 이동하지만 시프트 제어 신호가 포함된 레지스터는 원하는 시간에 원하는 개수만큼 시프트되게 할 수 있다. 위의 실험 결과에서 만약 시프트 제어 신호가 없었다면 위의 출력 파형 타이밍도는 CK6에서 HIGH 값이 나타날 것이다. 하지만 제어 신호가 존재하기 때문에 CK7에서 HIGH 값이 나타나기 시작한다.

자연과학| 2017.10.11| 2페이지| 1,000원| 조회(159)

실험, 전자회로, 실험보고서, 결과, 시프트레지스터

미리보기

닫기
제너 정전압 회로의 고장진단 결과

제너 정전압 회로의 고장진단실험목적1. 회로의 문제점을 해결하는데 도움이 되는 고장진단법을 찾아본다.2. 제너 정전압-회로에서 발생할 수 있는 여러 가지 문제들에 대하여 고장진법을 적용한다.제너 다이오드 실험회로실험결과실험1(회로변수)V _{AA}V _{A}V _{B}V _{C}25V24.86V24.34V9.60V실험2- 부하저항 변환 효과-D _{1}의 효과와R _{S} 문제문 제V _{A}, VV _{B}, VV _{C}, VR _{L}, kΩR _{S}, kΩI _{L}, mAI _{D2}, mAR _{L} 변경2524.389.56.3610XXR _{L} 개방24.9624.389.6010XXR _{L} 단락 회로2524.41001000D _{1} 역방향24.99001010XXD _{1} 단락 회로24.9924.999.601010XXR _{S} 증가2524.469.51015.69XXR _{S} 감소2524.379.641050.9651.999V _{AA} 감소19.7219.169.51010XXV _{AA} 증가31.5030.909.621010XX결론 및 분석회로에 어떤 문제가 생기면 이것을 해결해야 한다. 해결할 수 있는 방법은 크게 두 가지가 있다. 하나는 잘못된 값이 검출될 때까지 입력부에서 출력부방향으로 전압이나 전류를 측정하는 것이다.(신호추적방법) 두 번째는 그 반대로 출력부에서 입력부 방향으로 전압이나 전류를 측정하는 방법이다. 이번 실험에서는 주로 신호추적방법을 이용하였다.실험1은 신호추적방법을 사용하기 위한 기준이라고 할 수 있다. 올바른 값을 알아두어야 어디가 정확히 잘못됐는지 알 수 있기 때문이다. 회로를 구성하고 값을 측정한 결과 이론적인 값과 매우 유사하게 나옴을 확인할 수 있었다. 실제 결과와 이론적인 값의 작은 차이는 각 소자의 내부저항에 의해서 달라지는 것이므로 이 실험의 결과는 정상적이라고 할 수 있다.그 다음 실험2에서는 각 문제 조건에 따라서 기준 결과값에 어떤 영향을 미치는지 확인하였다. 각 조건에 따른 실험 전에 어떤 변화를 보일지 미리 예상해보고 실험에 들어갔다. 그 결과 예상했던 것과 같은 결과를 확인할 수 있었다.

자연과학| 2017.10.11| 3페이지| 1,000원| 조회(106)

제너, 전자회로, 실험보고서, 정전압, 결과, 고장진단

미리보기

닫기
비선형 연산 증폭기 회로 결과

비선형 연산 증폭기 회로실험목적1. “go-no go 검출기를 만들어본다.2. 능동 반파정류기의 출력을 관찰한다.3. 능동 첨두 검출기의 출력을 측정한다.4. 저레벨 신호를 제한한다.실험결과비교기실험1(비교기(Go-no go 검출기))색깔(과정 3번)녹 색색깔(과정 4번)적 색전압값(과정 6번)1.2V에서 녹색으로 스위치(switch)된다.실험2(반파 정류기)반파 정류기V _{p}(과정 9번)1.96VV _{p}(과정 10번)140mV실험3(첨두 검출기)첨두 검출기V _{dc}(과정 12번)420mVV _{dc}(과정 13번)65mV리미터실험4(리미터)첨두치 전압가변저항 조정 시 변화V _{p}=1V33Ω부터 변화하기 시작하며, 저항이 낮아질수록 파형이 더 많이 깎임.V _{p}=100mV4.7Ω부터 변화하기 시작하며, 파형이 깎임.과정 16번의 파형과정 17번의 파형결론 및 분석연산 증폭기를 이용하여 비교기, 능동 반파정류기, 능동 첨두 검출기와 리미터의 회로를 구성해보고 어떤 결과를 보이는지 알아보았다. 비교기 실험에서는 가변저항을 조정하여 입력전압을 변화시켜 어떤 LED의 불이 들어오는지 관찰하였다. 그 결과 입력이 +100mV일 때는 녹색 LED의 불이 들어왔고 ?100mV의 경우에는 적색 LED의 불이 들어왔다. 또한 1.2V에서 스위치(switch)되는 것을 볼 수 있었다. 비교기를 “go-no go검출기”라고도 하는데 입력전압이 LED를 작동시킬 때(go)와 그렇지 않을 때(no go) 두 가지 경우를 나타내기 때문에 그렇게도 불린다는 것을 알았다.능동 반파정류기는 교류전압을 입력하면 반파가 출력된다. 1V의 첨두치를 가질 때와 100mV의 첨두치를 가질 때의 경우를 확인해보았고 반파가 출력되는 것을 확인했다. 능동 반파정류기에 캐패시터를 추가하여 능동 첨두검출기 회로를 구성할 수 있다. 이 능동 첨두검출기는 반파정류기와 비슷한 면도 있지만 첨두검출기의 특징은 캐패시터의 추가로 직류전압이 출력된다는 차이점이 있다.

자연과학| 2017.10.11| 4페이지| 1,000원| 조회(235)

실험, 전자회로, 연산증폭기, 실험보고서, 결과, 비선형

미리보기

닫기
기본 연산 증폭기 회로 결과

기본 연산 증폭기 회로실험목적1. 전압-전류 변환기를 테스트한다.2. 전류-전압 변환기를 테스트한다.3. 전류 증폭기를 테스트한다.실험결과실험1(전압-전류 변환기)전자전압계v _{i`n}, Vi _{out}, mA11.02722.02732.91743.85554.86265.89888.0191010.155전류이득 측정회로실험2(전류-전압 변환기)전자전류계i _{i`n}, mAv _{out}, V10.97521.96632.95743.9254.9165.8987.86109.82실험3(전류 증폭기)i _{i`n}i _{out}0.11.1180.22.2220.33.3280.44.4390.66.6660.88.887111.12결론 및 분석연산 증폭기의 특성을 이용한 전압-전류 변환, 전류-전압 변환, 전류 증폭기의 회로를 꾸미고 작동을 확인해 봤다. 전류-전압 변환기 실험에서는 입력전압과 출력전류의 비가 비슷하게 나오는 것을 확인할 수 있었다. 이상적으론i _{out} = {v _{i`n}} over {R} 이기 때문에 출력전류의 값이 1, 2, 3, 4, 5, 6, 8, 10mA 가 나와야 하지만 약간의 차이를 보였다. 이것은 전류계와 전압계의 자체의 미세한 저항과 가변저항을 조절시 아무리 미세하게 조절한다 해도 입력전압을 정확히 딱 맞게 나오게 하기는 힘들 것이다. 이런 것 때문에 이것이 결과에 영항을 미친 것이 아닐까 생각이 든다.그 다음 이루어진 전류 전압 변환 실험도 마찬가지로 입력전류와 출력전압의 비가 일정하게 나오는 것을 볼 수 있었다. 이 실험의 경우에도 약간의 미세한 차이를 보였는데 위의 경우와 같은 원인이 작용한 것으로 생각된다.마지막으로 한 전류 증폭기 실험으로 전류이득을 알 수 있었다. 실험결과 입력전류에 비해 출력전류가 약 10배 정도 높아지는 것을 확인할 수 있었다. 즉 이 전류 증폭기의 이득(

자연과학| 2017.10.11| 4페이지| 1,000원| 조회(148)

실험, 전자회로, 연산증폭기, 실험보고서, 결과

미리보기

닫기
디지털 IC; 2진가산과 전가산기 결과

디지털 IC: 2진 가산과 전가산기실험목적1. 2진 가산의 법칙을 배운다.2. 10진수의 2진 변환과 2진수의 10진수 변환을 이해한다.3. 배타적-OR(Exclusive-OR) 게이트의 특성을 이해한다.4. IC 논리블록을 사용하여 전가산기를 구성한다.실험 데이터실험1(전가산기)전가산기 회로S _{A}S _{B}S _{C}+5V10K10K10K+5V+5V1K1KREDSUMGREENCARRY**************************86*전가산기논리입력출력ABC합캐리00**************************010110111111전감산기 회로S _{A}S _{B}S _{C}+5V10K10K10K+5V+5V1K1KREDDGREENBr**************************087486실험2(전감산기)*전감산기입력출력ABC차Br(빌린 수)00**************************000110111111논리분석 및 토의2진 가산과 배타적- OR 게이트에 대한 이해를 바탕으로 전가산기와 전감산기에 대한 실험을 했다. 우선 전가산기는 배타적- OR 게이트와 AND 게이트를 이용해서 회로를 구성할 수 있다. 위의 결과에서 볼 수 있듯이 전가산기의 합의 출력은 배타적- OR 게이트의 논리(두 개의 입력이 같을 때 출력으로 0을, 입력이 서로 다를 때 출력으로 1을 발생)와 2진 가산의 규칙을 이용해서 나옴을 확인할 수 있다. 단순한 2진수의 합은 배타적- OR 게이트에 의해서 표현할 수 있지만 2진수를 합할 때 자리올림수가 발생하기 때문에 이 수를 표현하기 위해서 AND 게이트를 이용해서 표현하였다. 이 자리올림수는 ‘캐리’로 표현된다. 이 캐리 출력은 AND 게이트 결과를 통해 볼 수 있다. 전가산기를 기본 바탕으로 전감산기를 구성하였다. 회로도를 살펴보면 전감산기에 인버터가 추가 된 것을 볼 수 있다. 감산기의 특징은 빌린 수가 발생한다는 것이다. 작은 수에서 큰 수를 뺄 때 앞자리에서 수를 빌려오는 경우가 발생하는데 이 수를 빌린 수라고 한다. 전감산기의 결과는 위의 표를 통해 확인할 수 있다. 실험 전에 이론적인 결과를 예상하고 실험을 진행한 결과 생각했던 것과 동일하게 나온 것을 확인할 수 있었다. 이것을 통해 실험이 차질없이 잘 진행되었음을 알 수 있었다.

자연과학| 2017.10.11| 3페이지| 1,000원| 조회(92)

디지털, 실험, 가산기, 전자회로, 실험보고서, 결과

미리보기

닫기