결과보고서학 과학 년학 번조성 명전자공학과3121647083김진두실험 제목연산증폭기응용 25. 실험 결과1 설계예제- 회로 설계 – 10점이번 실험은 2개의 입력과 출력 전압 사이 관계를 구하는 연산증폭기 회로를 설계하였다. 적분기와 반전증폭기를 이용하여 출력값을 구해보았다.먼저 회로도를 구성해보면적분기에 커패시터 부분에 피드백 저항을 물려줌으로써 초기값을 0으로 만들어주는데 사용하 여서 알기 어려운 적분상수값을 없애주었다. 적분기 출력을 반전증폭기의 입력에 입력으로 같이 넣어줌으로써 Vout의 식을 표현할 수 있었다.R,C값 측정위 유도식에 의하여 피드백 저항은 R1보다 충분히 큰 저항을 달아주어야 한다 따라서 R1에는 1K짜리 저항을 물렸고 Rf에는 30K 저항을 커패시터와 병렬로 연결하였다.커패시터의 값은위식에 의하여 좌변항을 정리하면 1M로 정리되니 커패시터의 값은 1uF의 값을 사용하였다.반전증폭기에 물리는 저항 R2와 R3는 전압이득을 2로 만들어야 하므로 R2에는 1K저항과 R3에는 2K저항의 소자를 연결시켜 주었다. 또한주어진 입력신호에 의해서 function generator 에서는 사각 pulse 파형을 주었고 주파수는1/2*ms = 500Hz를 인가하였다.- 회로 구성(사진첨부) - 5점각 소자의 4번단자에 V(-) ,8번단자에 전원 V(+)를 각각 7.5V씩 인가시켜 주었다. 적분기의 -입력단자인 2번에는 저항을 빼서 연결시켰고 커패시터와 피드백 저항을 병렬로 연결시킨 것을 Vout과 같이 물렸다. 회로에서 적분기 출력을 R2와 같이 반전증폭기 2번단자에 같이 물려주고 입출력을 빼서 R3에 같이 연결시켰다. 3번단자 입력(+)에는 접지를 물려주어 회로 구성을 끝냈다.- 입,출력 측정(사진첨부) – 10점완성된 회로에 신호를 입력하기전 입력 신호이다. 500hz의 주파수를 위 식에서 구한거 처럼 인가하였고 회로파형은 사각펄스파형이다. 위 입력신호를 반전증폭기 V2(+)신호에 물려줌으로써 측정되는 결과 주파수를 확인해 보았다.적분기는 출력값이 위상이 반대로 나오게 되있다 따라서 입력 ch1과 출력 ch2의 위상이 서로 반대인걸 확인할 수 있었고 위식에 의하여 적분기의 전압이득은 2배임을 알수있다. 입력신호의 vpp값이 1V가 였으면 출력값은 적분기에서 파형이 튄 작대기 끝값 까지 읽으면 2V임을 알 수 있다.6. 결론 및 고찰- 고찰 및 결과 분석 – 5점이번실험은 연산증폭기를 통한 반전증폭기 회로와 적분기 회로를 이용하여 계산값 측정 및 파형출력을 관찰해 보았다. 적분기의 초기값을 상쇄시키기 위해 피드백 저항을 이용 할 수 있는 회로도 구상을 알 수 있었고 한 연산증폭기의 출력을 다른 연산기의 입력으로 물려서 원하는 값을 조정할 수 있는 방법도 알아보았다. RC연산 증폭회로는 커패시터와 인덕터의 값을 이용하여 여러 연산방정식을 세워 원하는 출력값을 얻을 수 있는 것을 알았다 매우큰 모드 전압이 있기 때문에 차등 전압은 확실히 재야할 필요가 없어서 계산식의 오차를 줄일 수 있었다. 적분기는 첫째로 입력이 적분되어서 음의 상수 (전압이득값)과 곱해졌는데 여기서는 R과 C의 값이 -2가 되도록 설계되었다. 이것은 반전증폭기에서 결과값을 뽑아내었고 이렇게 반전 적분기를 설계해 보았다.
결과보고서학 과학 년학 번조성 명전자공학과3121647083김진두실험 제목OP-AMP5. 실험 결과※ 측정 데이터를 이론과 매칭하여 작성하세요.1) OP-AMP를 이용한 비교기위 회로에서 기준전압 V파형 발생기로 인가한 수치 (Vs) :sin파형, 주파수 : 주파수 : 100KHz,Vp-p : 2V, Voffset : 0V위와 같이 부귀환이 없는 연산 증폭기를 사용하게 되면 개방회로에서의 높은 전압이득 때문에 입력에서의 매우 작은 차이를 검출하게 되는 동작의 연산 증폭기를 비교기로 구성해보았다. 입력 전압이 어느 일정 레벨을 넘으면 반전(-) 입력은 접지로 영전위가 되고, 비반전(+) 입력에 입력 신호전압이 인가되게 되었다. 높은 개루프 전압이득 때문에 두 입력 간의 매우 작은 전압 차이에도 증폭기가 포화되어 출력전압은 최대가 되는걸 볼 수 있었다.그림은 정현파 입력이 비교기회로의 비반전(+) 입력 단자에 인가되었을시 출력을 보여준다. 사인파가 일정 수준을 지나면 연산증폭기는 반대 상태로 출력을 최대 음(-)의 레벨로 사인파 입력을 구형파로 만드는 결과를 도출해 낼 수 있었다.2) OP-AMP를 이용한 단위 이득 버퍼과 같이 회로 구성.파형발생기를 사용하여 Vs 인가, sin 파형, 주파수 : 100KHz, Vp-p : 2V, Voffset : 0V.오실로스코프를 사용하여 Vs 및 Vo 측정.단위 이득 버퍼는 연산 증폭기의 출력 단자를 반전 단자에 직접 연결시켜 전압이득이 1인 증폭기 회로로 만들어 주었다. 이 상태에서 비반전 입력단자에 신호를 연결후에 출력 전압의 파형과 출력값을 비교해 보았다.1.단위 이득 버퍼에 Vs 인가시 오실로스코프의 측정sin파형과 Vpp값으로 -1.92V와 2.08V의 근사치를 측정할 수 있었다.2. 오실로스코프를 통한 Vs와 Vo 비교단위 이득 연산증폭기는 일반적으로 전압이득이 1인 상태로 안정적인 증폭기로서, 입력전압이 수치가 출력전압에 똑같이 리턴되면 전압이득이 1인 상태라 한다. 오실로스코프의 파형과 전압 측정으로 반전 입력이 출력신호를 100% 돌려주는 모습을 측정할 수 있었다.3. 오실로스코프를 통한 Vs와 Vo의 딜레이 측정출력신호를 100% 돌려주지만 입력 파형과는 타임 딜레이가 발생하였다. 회로를 통과하면서 생긴슬루율로 보인다. 더 높은 속도로 출력값을 100% 돌려주기 위해서는 통상적으로 더 높은 전력을 필요로 할것으로 보인다. 동일한 기본적 연산 증폭기라면 동일한 전류로 동작해야 딜레이를 줄일 수 있지만 단위이득이 안정적이지 않을 수 있다.6. 결론 및 고찰이번 실험을 통하여 연산증폭기를 통한 비교기와 단위 이득 버퍼 회로를 구성해 보았다. 기본적인 연산 증폭기의 특성을 이해 할 수 있었고, 비교기의 입력 전압이 일정 전압을 넘을 때 감지하는 동작으로 기본 출력 전압인 Vout =A(Vi-Vref)에서 A가 높아 Vi-Vref가 조금만 변화해도 Vout은 포화됨에 따라 입력에서의 매우 작은 차이를 검출할 수 있었다. 연산증폭기 동작에서 사인파형을 구형파로 만드는 IC동작은 회로 구성에서의 노이즈를 잡는데 크게 도움이 되는 소자인 것을 확인하였다.단위 이득 버퍼에서는 전압이득이 1인 상태로서 입력신호와 출력신호의 리턴률이 일치하는 것을 이론값 과 일치하게 오실로스코프로 측정할 수 있었다. 단위 이득 버퍼에서 슬루율이 발생한 요인은 연산증폭기내에 들어있는 과도하게 높은 저항값, 반전 입력으로 너무 높은 커패시턴스 같은 것들이 불안정성을 일으킬 수 있는 것으로 보인다. 실제 회로 구성에서는 프로그램을 이용하여 안정성을 시뮬레이션 하고 어떤 안정성 문제가 있는지 살펴볼 필요가 있다고 생각된다.
예 비 보 고 서학 과학 년학 번조성 명전자공학과3121647083김진두실험 제목OP-AMP1. 실험 목적- OP-AMP 의 특성을 알아본다.- OP-AMP 를 이용한 비교기 구성과 회로 이해- OP-AMP 를 이용한 단위 이득 버퍼 구성 및 동작 이해2. 실험 이론※ 이론을 꼭 이해하고 작성하세요. 전자회로&회로이론 교재에 자세히 나와있습니다.1) OP-AMP 기본특성* OP-AMP의 정의OP-AMP는 연산증폭기 (Operational Ampilifier)의 약자로서 한 개의 차동 입력과, 대개 한 개의 단일 출력을 가지는 직류 연결형 (DC-coupled) 고이득 전압 증폭기 이다. 차동 증폭기의 한 종류이며 두 단자의 전압을 뺄셈하여 증폭해 주는 역할을 해주는 소자이다. 따라서 작은 전압을 큰 전압으로 증폭해 주는 용도로 많이 사용된다. OP-AMP는 입련을 받는 단자인 비반전입력(V+)와 반전입력 (V-) 그리고 출력단자 (Vout)으로 이루어져 있다. 출력은 반전입력단과 비반전입력단의 전압을 뺀 뒤 그 값을 개방전압이득 (A ; Open loop gain)으로 곱해준 값이다.* 회로표기* 이상적인 연산 증폭기1) 개루프(opne-loop)전압이득이 무한대이다2) OP-AMP 의 입력 인피던스는 무한대이다.3) OP-AMP 의 출력 임피던스는 0이다.4) 대역폭(Bandwidth)가 무한대이다.5) Zero Output Offset (입력이 모두 ground 일때 출력전압이 0 이다)6) 반전 마디의 입력 전압 Vn 과 비반전 마디의 입력 전압 Vp 와 전압차는 0이다.7) 반전 마디입력 전류와 비반전 마디 입력 전류는 모두 0이다.* 연산 증폭기 내부 블록 다이어그램일반적인 연산 증폭기는 그림과 같이 차등증폭기, 전압증폭기, 푸시풀 증폭기의 세 종류 증폭회로로 구성된다. 차등증폭기(differential amplifier)는 연산증폭기의 입력단으로 두 입력의 차동전압을 증폭시킨다. 두 번째 단은 보통 A급 증폭기를 사용하여 추가적인 이득을 창출한다. 몇몇 연산증폭기는 한 개 이상의 전압증폭단을 갖기도 한다.2) OP-AMP를 이용한 비교기연산증폭기는 하나의 전압과 다른 전압의 크기를 비교하는 비교기로 이용된다. 이 경우 연산증폭기는 개루프 회로 구성을 가지며 한쪽 입력에는 신호전압을, 다른 입력에는 기준전압을 연결한다. 두 입력전압의 관계가 크거나 작을 때 두 가지 상태 중의 하나가 출력에 나타나는 연산증폭기가 비교기 (comparator)이다. 비교기의 스위칭 속도는 매우 빠르며, 빠른 전송 지연이나 내부 기준 전압과 같은 추가 기능이 있어서 비교 기능에 최적화되었다. 어떤 초고속 비교기의 경우는 전송 지연이 500ps 밖에 안되는 경우도 있다. 출력은 항상 두 상태 중 하나이기 때문에 비교기는 아날로그와 디지털을 연결하는 인터페이스 회로로 주로 사용된다.부귀환이 없는(개방회로) 연산증폭기를 가끔 비교기로 사용하기도 한다. 연산증폭기가 다른 특별한 회로보다 속도와 기능이 떨어진다고 하더라도 개방회로에서의 높은 전압이득 때문에 입력에서의 매우 작은 차이를 감지할 수 있다. 일반적으로 연산증폭기를 비교기로 사용하지는 않으나, 중요하지 않은 응용회로에서는 사용되기도 한다. 부귀환이 없는 연산 증폭기는 기본적인 비교기가 아니기 때문에 일반적인 연산증폭기의 기능만을 이용한다.* 비교회로의 설계 (검출기)그림 (a)와 같이 고정된 기준전압을 반전(-) 입력에 연결하면 양(+)과 음(-)의 전압을 비교할 수 있는 회로로 사용할 수 있다. 그림 (b)은 전압분배기를 이용한 회로이며 기준전압 (Vref)는 연산증폭기의 직류 전원전압으로 양+의 값이다.3) OP-AMP 이용한 단위 이득 버퍼단위 이득 버퍼는 반전 연산증폭기의 변형으로 둘 또는 그 이상 압력의 합이 출력의 음(-)의 값으로 나오게 된다. 가산증폭기(Summing amplifier)는 둘 이상의 입력을 가질 수도 있다. 회로의 동작과 출력은 두 전압 V(in1) , V(in2) 가 입력에 인가되면 전류 I(1),I(2)가 흐르게 된다. 무한대의 입력 임피던스와 가상접지 상태이므로 연산증폭기의 반전 (-) 입력은 거의 0V이며, 전류가 흐르지 않는다는 것을 알 수 있다.두 입력 전류 I(1)과 I(2)가 한점 A에서 합해져 전체 전류가 저항 R을 통해 흐르는 것을 의미한다. 저항이 모두 같은 n개의 입력을 갖는 가산증폭기의 경우 일반적인 식은이다.3. 실험 내용※ 수업 시간에 자세히 설명하지 않습니다. 숙지하고 오세요.1) OP-AMP 를 이용한 비교기과 같이 회로 구성.파형발생기를 사용하여 Vs 인가, sin 파형, 주파수 : 100KHz, Vp-p : 2V, Voffset : 0V.오실로스코프를 사용하여 Vs 및 Vo 측정.2) OP-AMP 를 이용한 단위 이득 버퍼과 같이 회로 구성.파형발생기를 사용하여 Vs 인가, sin 파형, 주파수 : 100KHz, Vp-p : 2V, Voffset : 0V.오실로스코프를 사용하여 Vs 및 Vo 측정.4. 참고 문헌Introduction to ELECTRIC CIRCUITS (Richard C.Dorf 저) , 퍼스트북, 제 9판New Circuit Analysis 회로이론 4U , D.B.info, 정도영(외 5인 저)
기초실험 RC회로 연산증폭기 결과보고서
