*재* 스토어

*재*

개인인증

팔로워0 팔로우

소개

등록된 소개글이 없습니다.

전문분야 등록된 전문분야가 없습니다.

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

17개
전체 판매량

140개
최근 3개월 판매량

1개
자료후기 점수

평균A
자료문의 응답률

100%

전체자료 17개

Diode rectifier 7주차 결과보고서(점수 10+1/10) 평가A+최고예요

Diode rectifier학 과전자전기컴퓨터공학부실험일2018년도 1학기점수10+1/10 (가산점 1점)피드백잘 작성된 보고서, 그러나 오차 분석에 대한 이유도 있다면 좋음서론실험 목적이번 실험에서는 diode의 기본 기능인 rectification에 대해 실험을 통해 이해한다.실험 이론Rectifier은 DC 전원 공급을 위한 가장 중요한 시스템Rectifier의 종류로는 Half-wave, Full-wave가 있다. Half-wave는 한 주기 중 반 주기 동안만 정류 동작을 하며, Full-wave는 전체 주기에 걸쳐 정류 동작을 한다.실험 결과 및 분석측정 결과3.3.1. Half-wave rectifier and peak rectifier아래와 같이 회로를 설계하여 Half-wave rectifier를 확인한다.Figure SEQ Figure * ARABIC 1위의 회로에서 다이오드 D만 제외하면 평범한 전원과 저항의 회로가 된다. 하지만 D를 연결하면 다른 결과가 출력된다. 다이오드는 가 음의 값을 가질 때, 즉 다이오드에 Reverse bias가 인가될 때 전류가 흐르지 않는다. 쉽게 말해, 다이오드에 해당하는 부분이 Open되어 회로 전체의 전류가 흐르지 않게 되는 것이다.이론적으로 보았을 때 Reverse bias가 인가되면, 전류가 전혀 흐르지 않으며, Forward bias가 인가되면 다이오드에는 0V의 전압이 걸리며 회로에 전류가 흐르게 된다. (이 때 다이오드는 0V의 전압을 인가하는 Voltage source의 역할을 하는 셈이다.) 하지만, 실제의 경우는 약간의 차이가 있다. Forward bias가 인가되면, 다이오드에는 약0.7V의 전압이 걸리게 된다. (이 때 다이오드는 약 -0.7V의 전압을 인가하는 Voltage source와 같은 셈이다.) 따라서 아래 그림과 같이 저항에서는 보다 약0.7V의 전압이 drop된 결과가 나타나게 된다. 실험의 결과 아래와 같은 파형이 출력된다.Figure SEQ Figure * ARAB, 충전된 값이 소모되지 않으므로 유지된다. 하지만 실험에서는 부하저항 R을 추가하였기 때문에 최대값 이후부터는 R에 의해 커패시터의 전압이 방전되기 시작한다. 이 방전되는 시간은 시정수 RC에 의해 결정되며, 방전이 되는 중에 의 값이 보다 높아지는 시점부터 다시 충전이 시작된다. 따라서 다음과 같은 파형이 출력되는 것을 확인할 수 있다.앞서 설명한 것과 같이 방전과 충전의 연속을 확인할 수 있다. 이 때 방전의 정도가 시정수 RC에 의해 정해진다고 했는데 이를 확인하기 위해 R의 값에 변화를 주었다.Figure SEQ Figure * ARABIC 4 R이 100Ω일 경우Figure SEQ Figure * ARABIC 5 R이 1kΩ일 경우Figure SEQ Figure * ARABIC 6 R이 10kΩ일 경우Figure SEQ Figure * ARABIC 7 R이 100kΩ일 경우Figure 4~7을 보면, R의 값에 따라 충전된 커패시터가 얼마나 빠르게 방전되는 지를 확인할 수 있다. 시정수 RC의 값이 작아지면서, 방전되는 시간이 빨라지는 것이다. 방전이 빨라지면서, 의 평균값 역시 낮아지는 점도 확인할 수 있다. Ripple 이란 이 때 방전되는 동안에 해당하는 Voltage drop인데, 이상적으로 보았을 때 Ripple 값을 이라고 하면 다음과 같이 구할 수 있다.1-)(단, 이 때 충전되는 시간이 주기보다 매우 작고, 시정수의 값이 이 주기보다 매우 크다고 생각한다. 이 식에서는 Ripple의 값이 저항의 크기에 영향을 받는 지만을 확인한다.)따라서 R이 증가할수록 방전되는 전압 이 감소하는 것을 알 수 있다. 이 감소한다는 것을 평균치 및 RMS의 값이 증가한다는 것을 의미한다. 반대로 부하저항 R을 증가시킬수록 평균치 및 RMS 값은 감소한다.반면에, Figure 7을 보면 voltage drop이 전혀 발생하지 않는 것으로 보인다. 이는 시정수가 매우 크기 때문에 의 값이 매우 작아지게 된다. 매우 작아질 뿐이지 0이 되는 것은 아니e 8의 회로는 4개의 다이오드를 이용한다. 이렇게 회로를 설계할 경우 다음의 결과파형이 출력된다. 이 실험에서는 입력파형과 출력파형을 따로 측정하였다. 저항의 양단의 전압 차를 통해 출력파형을 구했으며, 오실로스코프에서는 2개의 파형까지만 출력이 가능하므로 입력파형을 따로 측정하였다. 우선 입력파형은 다음과 같다.Figure SEQ Figure * ARABIC 9 입력파형3.3.2의 실험에서 모든 실험의 입력파형은 Figure 9의 파형을 이용하도록 한다.Figure SEQ Figure * ARABIC 10출력파형은 Figure 10과 같다. R의 양단의 전압은 각각 +쪽에서 노란 선의 파형이 출력되며, -쪽에서 파란 선의 파형이 출력된다. 이 때 유의해야 할 점은 Figure 8의 회로에서 Ground를 확인할 수 있는데, 실제 실험에서는 Ground를 의 –부분에만 접지하였다. 따라서 Figure 10과 같은 파형이 출력될 수 있었다. 이제, 노란 선과 파란 선의 파형의 차이가 빨간 선의 파형으로 표현되는데 이 결과가 실험을 통해 얻고자 했던 파형이 된다. 3.3.1의 실험과 달리 가 음의 전압을 인가할 때에도 출력을 확인할 수 있다. 이는 4개의 다이오드의 방향이 다르기 때문이다. 앞서 설명한 것처럼 다이오드는 reverse bias인 경우에는 전류를 흐르지 못하게 한다. 따라서 양의 전압일 경우에 전류의 흐름은 D1>>R>>D2의 방향으로 흐르게 된다. 반대로 음의 전압일 경우에는 전류가 D3>>R>>D4의 방향으로 흐른다. 즉, 가 어떤 값을 가지더라도 전류가 흐르기 때문에 Figure 10의 결과를 얻을 수 있는 것이다.이어서 진행한 실험은 3.3.1과 같이 커패시터를 추가한 실험이다.Figure SEQ Figure * ARABIC 11회로를 Figure 11에서 R1에 커패시터를 병렬 연결하여 설계하고 출력파형을 측정하였다.Figure SEQ Figure * ARABIC 12 R이 100Ω일 경우Figure SEQ Figure * ARA전이 된다. 즉, 음의 전압이 가해질 경우에도 충전을 하는 구간이 생긴다는 점에서 반파정류회로와의 차이를 확인할 수 있다.앞선 실험과 마찬가지로 에 의해서 평균치와 RMS가 변화하는데, 이 값들을 높게 유지하기 위해서는 을 감소시켜야 한다는 것을 1번과 2번 실험을 통해 확인할 수 있다.3.3.3. Half-wave precision rectifier and peak detector다음의 회로를 설계하고 를 인가한다.Figure SEQ Figure * ARABIC 163.3.1의 회로에서는 출력파형이 에 비해 약0.7V 정도의 차이가 있다. 이는 전력에 손실을 가져오기 때문에 효율적으로 약간의 손실이 발생하는 점이 아쉽다. 따라서 이번에는 이 손실을 줄이고 의 최대값을 찾을 수 있는 회로 Figure 16을 설계한 것이다. 이 회로의 출력파형은 다음과 같다.Figure SEQ Figure * ARABIC 17Figure 17과 같은 회로를 출력하는데, 앞서 설명한 것과 같이 출력파형이 에 비해서 손실되지 않은 최대값을 가지고 있는 것을 확인할 수 있다.이번에는 주파수를 서서히 올리면서 전압의 왜곡을 확인해 보았다. Figure 17은 1kHz의 파형이다.Figure SEQ Figure * ARABIC 18 주파수가 2kHz일 경우Figure SEQ Figure * ARABIC 19 주파수가 8kHz일 경우주파수를 서서히 올리게 되면 Figure18~19와 같이 출력파형의 신호가 서서히 왜곡되고 있는 것을 확인할 수 있다.Figure SEQ Figure * ARABIC 20이번에는 다이오드의 방향을 바꾸어서 실험을 진행하였다. 지금까지의 실험으로 보아 다이오드의 방향을 바꾸게 되면, 반대의 전압에서 전류가 흐르게 되어 출력파형이 뒤집힌다는 것은 쉽게 예측할 수 있고, 실제 실험에서도 예상되는 결과가 출력이 되었다.Figure SEQ Figure * ARABIC 21 주파수가 2kHz일 경우Figure SEQ Figure * ARABIC 22 주파수가 263.3.4 에서는 Figure 26과 같이 회로를 설계하고 을 측정한다.Figure SEQ Figure * ARABIC 27Figure SEQ Figure * ARABIC 28Figure 27은 측정된 결과이며 Figure28은 다이오드의 방향을 반대로 바꿔주었을 경우에 해당한다. 앞서 실험과 비슷하게 은 의 최대 값을 그대로 따라간다. 따라서 3.3.2의 실험에 비해 전력의 효율을 늘릴 수 있다.Figure SEQ Figure * ARABIC 29Figure SEQ Figure * ARABIC 30이번에는 의 파형을 바꿔서 입력했을 경우의 출력파형이다. Figure 29~30을 보면 알 수 있듯이, 는 입력파형을 그대로 출력하며, Full-wave rectifier이기 때문에 음의 전압이 인가되었을 경우에도 파형이 출력되는 것을 확인할 수 있다.마지막으로 오실로스코프로 X-Y mode 설정을 통해 transfer characteristic plot을 나타내 보았다.Figure SEQ Figure * ARABIC 31Figure31을 보면, 의 크기가 증가할수록 의 크기도 증가하는 것을 볼 수 있다. 이는 의 값은 항상 양의 값을 가지며, 가 음의 값을 가질 때에도 크기가 커지면 는 증가함을 확인할 수 있다.3.3.4에서는 에 noise가 많이 발생한 것을 확인할 수 있는데, 이는 Op-amp를 사용할 때 이용하는 에 noise가 많이 섞여있어서 Op-amp의 출력에 영향을 준 것으로 예상된다. Op-amp의 전력은 입력의 전력과 으로부터 오는 전력의 합이 출력의 전력과 열로 소모되는 전력의 합과 같다. 따라서 의 전압 noise는 필연적으로 출력의 전력에 영향을 미친다고 예상된다. Op-amp 1개만 이용했던 3.3.3의 실험에서도 noise가 발생한 것을 보면 noise의 원인으로 으로 지정하는 것은 타당하다고 생각된다.결론이번 실험에서는 다이오드를 이용한 rectifier를 설계하였다. 1번과 2번 실험에서는 단순히 다이오드만을 가지고 re.

공학/기술| 2020.04.04| 9페이지| 1,500원| 조회(128)

서울시립대, 시립대, 전전컴, 전전설, 전전설3, 전자전기컴퓨터설계실험3, 전자전기..

미리보기

닫기
정전압 회로와 리미터 9주차 결과보고서(점수 10/10)

정전압 회로와 리미터학 과전자전기컴퓨터공학부실험일2018년도 1학기점수10/10피드백분석은 잘 좋으나 실험결과가 잘 보이도록 사진 촬영 해야함. Size 조정에 대한 언급이 없어 Doubler의 결과가 오히려 작아진 듯 보임서론실험 목적이번 실험에서는 Voltage drop과 breakdown을 이용하여 Voltage regulator의 특성을 알아본다..실험 이론정류회로의 출력은 리플의 발생으로 DC전압에 쓰기에 부적합하다. 따라서 이를 바로잡기 위한 전압 레귤레이터를 사용한다. 다이오드에는 0.7V이상의 전압이 걸리지 않는 것을 이용하여 여러 회로들을 설계할 수 있다. 커패시터와 다이오드를 이용하여 Clamping circuit, Voltage doubler 등을 설계할 수 있다.실험 결과 및 분석측정 결과3.3.1. pn 다이오드를 이용한 전압 레귤레이터 회로다이오드에는 약0.7V(Turn-on Voltage)이상의 전압이 걸리지 않는다는 특성을 이용한 회로이다. 회로를 설계하였을 때(부하저항을 추가하기 전) 은 Turn-on Voltage의 3배에 해당하는 값을 넘지 못한다. 하지만 이것은 DC전압을 인가하였을 경우에 해당하며, AC 소신호를 추가로 인가하였을 경우 매우 작은 값이지만 은 변화를 가지게 된다. 우선 부하저항이 없을 경우의 회로의 출력파형을 보자.Figure SEQ Figure * ARABIC 2Figure 2에서 파란 선의 파형은 입력파형을 의미한다. 12V의 DC성분과 2의 AC성분을 가진다. 이 때 은 3개의 다이오드에 걸리는 전압이다. 따라서, 0.7*3=2.1V의 전압을 가지고 있다. Figure 2의 노란 선의 파형이 그 출력전압을 나타내고 있다. 출력 전압 ripple의 peak-to-peak 값을 구하는 과정은 다음과 같다. 우선 부하가 없을 때 다이오드 열에 흐르는 공칭 전류는 다음과 같다.따라서 각각의 다이오드는 다음과 같은 를 가질 것이다.따라서 출력전압 ripple의 peak-to-peak는 다음과 같다.따라서 2의한 값이 출력되기 때문에 같은 결과의 사진은 생략하도록 하겠다.이번에는 12V의 DC성분에 2의 AC성분을 추가로 인가하여 실험을 진행해 보았다. 다이오드 열에 1kΩ의 부하저항을 연결하면, 9.9mA에서 2.1mA는 부하 저항에 해당하는 곳에 흐르게 된다. 이에 따른 다이오드 열의 전압 강하는 다음과 같이 구할 수 있다.따라서 1kΩ의 부하저항을 추가하게 되면 약 16mV의 전압 강하를 확인할 수 있을 것이다.Figure SEQ Figure * ARABIC 4Figure 4가 그 실험 결과를 나타낸 것인데, 이 때 2.06V의 를 나타내고 있다. 이론 값에 의하면 Figure 3에서 16mV의 전압강하가 나타나 약 2.07V ~ 2.08V가 나타나야 하지만, 오실로스코프의 전압 측정이 10mV 단위로 나타내기 때문에 2.06V라는 수치는 오차범위 내에서 합당한 결과를 도출했다고 생각할 수 있다.이번에는 10kΩ 이상의 부하저항을 추가하여 전압 강하를 확인한다. 1kΩ과 같은 방식으로 를 구하면, 10kΩ일 때,100kΩ일 때,1MΩ일 때,의 값이 계산된다. 하지만 앞서 언급한 것과 같이 오실로스코프는 10mV단위 전압을 측정하기 때문에 10kΩ부터 1MΩ까지의 부하저항을 추가했을 경우에는 추가하지 않았을 경우와 차이가 없다고 생각할 수 있다.Figure SEQ Figure * ARABIC 5Figure 5는 10kΩ을 추가했을 경우의 결과 파형이며, 그 이상의 부하저항을 추가했을 경우도 같은 파형이 출력되므로 사진은 생략하도록 한다. 위에서 계산한 가 load regulation 성능을 의미한다. 이 값이 작을수록 부하 변동에도 출력 전압의 변화가 작다는 것을 말해주기 때문에 성능이 우수한 레귤레이터 회로이다. 실험에서는 오실로스코프가 소수점 아래 2자리까지의 전압만 나타내므로, load regulation 성능을 정확하게 퍼센트로 나타내지 못한다.3.3.2. 제너 다이오드를 이용한 전압 레귤레이터 회로3.3.1의 실험을 3개의 다이오드 대신에 제너 다이이오드에서와 마찬가지로 이 값이 line regulator의 성능을 의미한다.3.3.1의 실험에서 DC성분만을 입력했을 때 부하저항의 의미가 없다는 것을 알았기 때문에, 이번에는 AC 소신호가 추가되어 있을 경우에만 부하저항을 추가하여 출력 파형을 확인한다.Figure SEQ Figure * ARABIC 8Figure 8은 부하저항이 1kΩ일 경우의 입력과 출력 파형을 나타낸 것이다. 출력이 5.14V로 부하 저항이 없을 경우보다 약 60mV가 강하되었다. 이를 이론적으로 계산해 보자.부하 저항이 1kΩ이 되면, 부하 전류가 5.1mA가 흐르기 때문에이다. 이 결과만 보면 Figure 8의 결과는 만족스러운 결과라고 할 수는 없다. 오차율이 정도로 나오고 있다. 이에 대한 원인으로는 우선 오실로스코프 값의 오차를 먼저 예상할 수 있다. Figure 8에서도 확인할 수 있듯이, 노란색의 결과 파형에 약간의 noise가 섞여있다. 이것이 평균치의 오차를 만들게 된다. 실제로 실험 값을 캡처할 때에도 5.14에서 가 불규칙하게 변화하고 있었다. 이 값이 5.15V 혹은 5.16V가 된다면 10mV 단위를 감안했을 때 타당한 실험 결과를 얻었다고 할 수 있다.부하 저항을 10kΩ 이상을 달게 되면, 이 은 그만큼 줄어들게 된다. 저항이 10배가 되면 이 값이 10배가 줄어들기 때문에, 역시나 10mV이하의 을 가지게 된다.Figure SEQ Figure * ARABIC 9따라서 10kΩ, 100kΩ, 1MΩ의 부하 저항을 추가하게 되면 Figure 9와 같이 전압 강하가 거의 없는 결과를 나타나게 된다.3.3.3. Clipping circuitsFigure SEQ Figure * ARABIC 10Figure 10의 회로를 설계하고 파형을 인가하게 되면, 아래의 출력파형이 측정된다.Figure SEQ Figure * ARABIC 11Figure 11을 보면 출력파형의 +부분은 대략 0.7V에서 제한되고 있다. 이는 전압이 인가될 때 다이오드에 Forward bi 결과가 출력된다.Figure SEQ Figure * ARABIC 15Figure 15에서도 마찬가지로 X축은 Vin이 되며, Y축은 Vout이 된다. 이 그림을 통해 Figure 13의 출력전압의 크기는 0.7V를 넘지 못한다는 것을 다시 한 번 확인할 수 있다.Figure SEQ Figure * ARABIC 16Figure 16은 Figure 13의 회로에서 각 다이오드에 2V의 전원을 연결해 준 모습이다.Figure SEQ Figure * ARABIC 17출력파형은 Figure 17과 같다. Figure 14에 비해 2V의 상승을 확인할 수 있다. (Figure 14와 파란선의 단위가 다름)Figure SEQ Figure * ARABIC 18XY모드에서도 마찬가지로 2V이상이 상승된 결과가 측정 되었다.3.3.4. Clamping circuitsFigure SEQ Figure * ARABIC 19Figure 19는 커패시터를 이용한 Clamping Circuits이다.Figure SEQ Figure * ARABIC 20측정 결과 Figure 20의 그래프를 얻게 된다. 노란색이 Vin, 파란색은 Vout을 의미한다. 빨간색의 파형이 Vin-Vout으로 커패시터에 걸리는 전압을 의미한다. 이 값은 회로에 전류가 흐르면서 커패시터가 충전되어 유지되는 것이다. 하지만 이 결과 값은 커패시터가 충분한 용량을 가질 경우이다. 사실 충전이 된 후 다이오드에 전류가 흐르지 않는 상황 (reverse bias)가 되면 부하저항에 의해 커패시터의 방전이 시작이 된다. 하지만 이 방전이 되는 시간은 시정수 RC에 비례한다. 따라서, RC가 줄어들게 되면 방전되는 시간 역시 짧아지게 된다. 따라서 C1의 커패시터를 0.1으로 변경하게 되면, 다음과 같다.Figure SEQ Figure * ARABIC 21Figure 21을 보면, 앞서 설명한 것과 같이 양의 전압이 인가되었을 경우에 커패시터의 전압(빨간색의 파형)이 방전되기 시작한다. 이는 RC의 값이 매우 낮형의 최댓값의 2배에 가까운 값이 된다. (2배가 되지 못하는 이유는 2개의 다이오드를 통과하기 때문에 약 1.4V의 전압 강하가 발생하기 때문이다.)Figure SEQ Figure * ARABIC 25Figure SEQ Figure * ARABIC 26여기서 C1의 커패시터의 용량이 줄어들게 되면 Figure25, Figure 26의 결과가 발생한다. C1의 커패시터가 줄어들게 되면, 앞선 Clamping circuits 실험에서 측정한 것과 같이 커패시터의 방전이 일어나게 된다. 따라서 Figure 26은 Figure 24에 비해 최대값이 줄어든 것을 확인할 수 있다.Figure SEQ Figure * ARABIC 27Figure SEQ Figure * ARABIC 28다시 C1을 원래의 값으로 돌리고 C2의 커패시터 용량을 1으로 변경하면 Figure 27, Figure 28의 결과가 출력된다. Figure 27에서 변화를 발견할 수 있는데, 커패시터의 용량이 줄어듦에 따라 시정수 RC의 값이 줄어들어 커패시터가 방전되는 시간이 빨라진다. 따라서 Peak rectifier의 역할을 완벽하게 수행하지 못하고 Figure 27에서 파란색의 파형이 출력되는 것이다.Figure SEQ Figure * ARABIC 29Figure SEQ Figure * ARABIC 30이번에는 R이 줄어들게 되는 경우인데, 이 때 역시 시정수 RC가 줄어들게 되면서, Peak rectifier의 과정에서 완벽한 기능을 해내지 못하고, 설계의도에 해당하는 2배의 전압보다 낮은 전압의 파형을 얻게 된다.결론이번 실험은 레귤레이터와, 클리핑 및 클램핑 회로, Voltage doubler를 다뤄 보았다. 레귤레이터의 성능은 입력의 변화에 따른 출력의 변화 정도가 어느 정도인지를 확인하는 Line regulation과 출력단의 부하저항에 따른 출력의 변화 정도가 어느 정도인지를 확인하는 Load regulation이 있다. 이 둘은 모두 출력의 변화가 적어야 높은 성능이라고 할

공학/기술| 2020.04.04| 9페이지| 1,500원| 조회(205)

서울시립대, 시립대, 전전컴, 전전설, 전전설3, 전자전기컴퓨터설계실험3, 전자전기..

미리보기

닫기
MOSFET Characterisitics 10주차 결과보고서(점수 10/10)

MOSFET Characterisitics학 과전자전기컴퓨터공학부실험일2018년도 1학기점수10/10피드백결과값 확인 필요, 200옴 정도의 출력 저항이면 너무 작음. datasheet상 2k옴으로 나와야함. 계산 혹은 실험에서 실수한 것으로 보임서론실험 목적이번 실험에서는 MOSFET의 동작 원리를 이해하고, 전류-전압의 특성 및 small-signal model을 학습한다실험 이론MOSFET은 Metal Oxide Semiconductor Field Effect Transistor의 약자로 구조와 동작 원리를 나타낸다. P형 기판 위에 n+dopping 영역을 만들어 source와 drain으로 사용한 구조를 NMOS, n형 기판 위에 p+dopping 영역을 만들어 source와 drain으로 사용한 구조를 PMOS라 한다.실험 결과 및 분석3.3.1 NMOS characteristics3.3.1은 2N7000을 이용한 NMOS 회로이다. R2는 100Ω(200 Ω의 저항을 병렬 연결)로 구성하고 실험을 진행하였다. 우선 ID와 VDS의 관계를 알아보기 위해 V1값을 2.5V로 고정하고 V2의 값을 변화시키며, Vo을 측정한다. 이 때 MOSFET의 특성상 R1에는 전류가 흐르지 않기 때문에 V1값은 VGS의 값과 같다고 할 수 있다. Vo 값은 MOSFET의 Drain 영역의 전압과 같으므로 VDS의 값이 된다.Figure SEQ Figure * ARABIC 2측정 결과 Figure 2와 같은 그래프가 출력된다. 이 그래프에서 triode와 Saturation region을 관찰할 수 있는데, 이 두 region의 경계점은 이어진 실험에서 구할 수 있으므로 그에 대한 분석은 잠시 미루도록 하겠다. 단지 이어질 실험에서 실험에 이용된 2N7000이 약 0.85V의 Threshold Voltage 값을 가진다는 것만을 이용해 분석하기로 한다.Threshold Voltage 값을 이용해 경계점을 구하면, 2.5-0.85=1.65V가 된다. 따라서 VDS=1.65V이전의 구역에서는 기울기가 점점 감소하는 trioe region을 보이고 있고 그 이후에는 선형적인 Saturation region을 보이고 있는 것을 확인할 수 있다.iD는 다음과 같은 식으로 표현된다.iD=kn`()(VOV-vDS)vDS여기서 vDS가 작은 값을 가지고 있을 경우에는 vDS2이 무시할 수 있을 만큼 작은 값을 가지기 때문에 선형의 그래프를 그리게 된다. 이후 Channel의 폭이 작아지면서 vDS의 증가에 따른 iD의 증가 폭이 작아지게 된다. 따라서 1.65V이전의 triode region이 완성되는 것이다.이후의 Saturation region은 Drain쪽의 Channel의 폭이 0이 되는 Pinch off현상 이후에 발생한다. 같은 Channel이라고 하더라도, Drain쪽의 Channel의 폭은 VGD(VGS-VDS)의 크기에 의해 정해진다. 반대로 Source쪽의 Channel의 폭은 VGS의 크기에 의해 정해진다. 따라서 VDS가 증가하면, Drain쪽의 Channel의 폭은 점차 줄어들게 되지만, Source쪽의 Channel의 폭은 유지된다.이 시점을 Pinch-off현상이라고 하며, 이 점을 기준으로 Saturation region이 시작된다. 이 region에서는 더 이상 iD가 증가하지않고, VDS에 상관없이 일정한 iD의 값을 가지게 된다. 이 때의 iD값은iD=()이다. 이 때의 vDS는 vOV(=VGS-Vt)와 같은 값을 가진다.하지만 이는 Channel-length modulation을 고려하지 않았을 경우의 이론이다. VDS가 Pinch-off 이후에도 계속 증가하게 되면, Channel의 길이 L이 점점 더 짧아지게 된다. 따라서 iD는 증가하게 되며, 이 때의 iD값은 다음과 같이 수정된다.iD=()(1+)따라서 Figure 2에서 1V이후의 Saturation region이 일정한 iD값이 아닌 선형적인 증가 그래프를 그리고 있는 것이 설명된다.이번에는 V1=1.5V, 즉 VGS=1.5V일 경우의 결과를 보자.Figure SEQ Figure * ARABIC 4Figure 4를 보게되면, 선형적인 그래프가 그려지고 있는데, 이 그림에서 주의깊게 볼 점은 iD의 수치이다. 0~1.8mA의 매우 적은 전류가 흐르고 있는 것을 확인할 수 있다. 이 실험에서 쓰인 2N7000의 Threshold Voltage는 약 0.85V에 해당한다. 따라서 Figure 4의 경우에는 VDS=VOV0.65V부터 이미 Saturation region에 들어간 것이다. 따라서 Triode region인 0VSG, VDS>>VSD로 나타냈기 때문에 모두 양의 값으로 표현된다.Figure SEQ Figure * ARABIC 10Figure 10은 Figure 2에 대칭되는 실험으로 VSG=4V로 고정하고 V2를 변화시키는 실험이다. PMOS 역시 이어질 실험에서 구하겠지만, Threshold Voltage는 약 2.45V이다. 따라서 Figure 10은 4V-2.45V=1.55V를 경계로 좌측 영역은 triode region이고, 우측 영역은 Saturation region이다. 다음은 VSG=2V일 경우이다.Figure SEQ Figure * ARABIC 11앞서 말한 것과 같이 실험에 쓰인 ZVP2106A는 2.45V의 Threshold Voltage를 갖기 때문에 VSG=2V일 경우에는 Channel이 생기지 않는다. 따라서 전류가 흐르지 않기 때문에 iD는 항상 0의 값을 가지며 VSD는 V2와 같은 값을 갖는다. 이 때의 경우를 Cut-off라 한다.다음은 VSG=3.5V일 경우이다.Figure SEQ Figure * ARABIC 12앞서 NMOS 실험 때와 마찬가지로 triode region과 Saturation region의 경계점, 즉 pinch off현상이 나타나는 지점이 VSG=4V일 경우보다 빠르고 전체적인 전류의 크기가 작아진 것을 확인할 수 있다. PMOS의 경우도 NMOS와 모든 수식들이 같으므로 iD에 대한 식의 분석은 생략하도록 하겠다.마찬가지로 PMOS에서도 Threshold Voltage를 측정하기 위해 V2=12V로 고정하고 V1=VSG를 변화시키는 실험을 진행하였다.Figure SEQ Figure * ARABIC 13Figure 13은 3.3.1실험의 Figure 6과 대칭되는 그래프이다. 여기서 Threshold Voltage를 확인할 수 있는데, 마찬가지로 그래프상에서는 쉽게 찾기 힘들다.V1(V)iD(mA)VGS(V)2022.402.42.80.1342.8표 2표 2의 실험값을 보면, 2.4V와 2.8V사이에 Threshold Voltage가 있는 것을 알 수 있고, 좀 더 확실한 값을 구한 결과 2.45V지점에서부터 iD의 변화가 생긴 것을 확인할 수 있었다.이어서 V2가 각각 4V, 8V일 경우의 그래프를 그리면,Figure SEQ Figure * ARABIC 14Figure SEQ Figure * ARABIC 15Figure 14~15의 결과를 얻을 수 있다. 이 경우에도 마찬가지로 그래프 상에서의 측정은 힘들지만, 2.45V인 지점에서 iD가 0이 아닌 값을 가지게 된다.NMOS와 마찬가지로 Early Voltage를 구해보자. V1=4V일 때의 실험값을 이용하면 Large signal equivalent circuit의 출력저항 r0는rO==658Ω이 되고, 이를 이용해서 Early Voltage VA는VA=658*52.9*10-3=34.8V가 된다.결론3.3.1의 실험에서 VGS의 변화에 따른 iD-VDS그래프를 다시 나타내면 다음과 같다.Figure SEQ Figure * ARABIC 16Figure 16은 VGS가 증가할수록 같은 VDS일 때 iD가 증가하며, pinch-off 현상이 더 높은 VDS에서 나타난다는 것을 확인할 수 있다. 같은 그래프를 PMOS의 실험값을 통해 그려보면 다음과 같다.Figure SEQ Figure * ARABIC 17Figure 16과 17만 비교해봐도 알 수 있듯이 Saturation region의 기울기가 NMOS에 비해 PMOS가 낮은 값을 가지고 있기 때문에 Large signal equivalent circuit의 출력저항 rO의 값을 더욱 큰 값을 가지게 되는 것이다. 그로 인해 자연스럽게 Early Voltage 값 또한 PMOS가 더 높은 값을 가지게 된다.이번 실험은 NMOS인 2N7000와 PMOS인 ZVP2106로 실험을 진행하였다. 실험값은 예상한 이론 값과 거의 일치하는 결과를 보여주었으나, MOSFET마다의 차이가 어느 정도 있는 것으로 보였다. 실제로 datasheet에 의하면 Threshold Voltage는 0.8~3V의 값을 가졌다. 그렇기 때문에 3.3.1의 실험을 진행할 때 VGS=1V인 경우 MOSFET에 따라 Cut-off가 나타날 수 있고, 그렇지 않은 경우가 발생한다. 이번 실험에 쓰인 NMOS는 0.85V의 Threshold Voltage값을 가졌기 때문에 VGS=1V의 실험에서도 iD가 0이 아닌 값을 나타냈던 것이다. 즉, MOSFET을 이용할 경우에는 Simulation이나 이론 식의 계산보다는 실제로 쓰일 소자를 측정해 고유의 값들을 구한 뒤에 이용해야 할 것이다.

공학/기술| 2020.04.04| 8페이지| 1,500원| 조회(201)

서울시립대, 시립대, 전전컴, 전전설, 전전설3, 전자전기컴퓨터설계실험3, 전자전기..

미리보기

닫기
Multi-stage Amplifiers 13주차 결과보고서(점수 10+2/10)

Multi-stage Amplifiers학 과전자전기컴퓨터공학부실험일2018년도 1학기점수10+2/10 (가산점 2점)피드백Excellent서론실험 목적MOSFET을 이용한 Multi-stage amplifier에 대한 이해를 목적으로 한다.실험 이론CS, CG, CD는 모두 장점과 단점을 각각 가지고 있기 때문에 이상적인 Amplifier의 조건(Voltage gain=∞, input impedance=∞, output impedance =0)을 최대한 충족시키기 위해 Multi-stage Amplifier를 설계한다. .실험 결과 및 분석이번 실험도 마찬가지로 지난 실험에서 진행했던 MOSFET quick parameter estimation을 반복할 필요가 있다. MOSFET은 각각의 소자가 약간이지만 고유의 값을 가지기 때문이다.Figure SEQ Figure * ARABIC 1Figure 1과 같이 Vdd를 Gate와 Drain 쪽에 연결한 회로를 설계하여 값을 측정한다. 이 실험으로 얻어진 값은 다음과 같다. 지난 실험의 과정이므로 상세한 내용은 생략하도록 한다.Vth=2.09V, kn=0.041이를 토대로 해서 이번 실험을 진행하도록 한다. 다만, Simulation을 진행할 때는 Vth=1.47V로 가정했다. 따라서 Simulation과는 전혀 다른 결과가 출력될 수 있다.3.3.1 Single-stage common-source amplifierFigure SEQ Figure * ARABIC 23.3.1 실험의 회로인 Figure 2는 지난 실험에서 이미 한 번 다룬 적이 있다. 몇몇 소자들의 값이 변했기 때문에 gm, Av 등의 값은 달라지겠지만, 전체적인 회로의 해석은 동일하다. 우선 소신호 모델을 제거한 bias 회로를 보자.Figure SEQ Figure * ARABIC 3Figure 3을 보면 VG는이다. 다음으로 VS=IDR4이고, ID=이다. VOV=VGS-Vth=VG-VS-2.09V=3.24V-VS= 3.24V-IDR4 이고ransconductance gm을 이론적으로 구할 수 있다.gm=kn*VOV=0.041*0.09=3.69*10-3구한 gm을 통해 Open circuit Voltage gain AVO를 구할 수 있다.AVO=-gm*RD=-gm*R3=-3.69*10-3*10000=-36.9이 때 –값을 가지기 때문에 증폭된 신호는 입력 신호와 위상과 반대임을 알게 된다.이제 실험을 통해 구해진 Voltage gain을 확인해 보자. 소신호를 포함한 3.3.1의 회로를 설계하고 측정한 Vin과 VOUT은 다음과 같다.Figure SEQ Figure * ARABIC 4Figure 4를 보면 노란 파형의 Vin, 파란 파형의 VOUT을 볼 수 있다. 우선 유의해야할 점은 파형의 스케일이 다르다는 점이다. Vin은 100mV단위로 그래프가 그려져 있으며, VOUT은 1V 단위로 그려져 있다. Simulation을 진행할 때에는 입력 파형을 20mVP-P로 입력하지만, 실제 실험에서 Vsig의 값이 너무 낮으면, 오실로스코프가 파형을 제대로 못 그려주는 점을 감안해 50mVP-P를 인가했다. 그럼에도 불구하고 Figure 4에서 볼 수 있듯이 Vin의 파형에 noise가 많이 섞여 있는 것을 확인할 수 있다. Voltage gain을 구할 때 사진의 오른쪽에 나온 최대값을 이용하기 보다, 입력 파형을 Multi meter로 측정했을 때의 값인 50mV를 이용한다. 따라서 Voltage gain의 값은AV=-1.84/0.05=-36.8이다. 이론적으로 AV이므로 실험으로 구한 값은 매우 적절한 것으로 생각된다. 이어서 입력 저항을 측정한다. Isig를 구한 후에 Rin=Vin/Isig를 이용해 구한다. 측정된 Isig는 0.0025mA이다. 따라서 Rin=20kΩ으로 계산되는데, 이론적으로 Rin은 444kΩ이 되어야 한다. 매우 큰 오차를 보이고 있는데, 이는 매우 작은 Isig에 원인이 있는 것으로 보인다. 444kΩ의 값을 갖기 위해서는 Isig=11.3가 되어야 한다. 이러한 하지만 VOV=VGS-Vth이고 이 값은 공정 과정에서 각각의 값을 갖게 된다. 즉 왜곡이 발생하는 지점, Clipping이 발생하는 지점은 매 소자마다 다른 지점이 된다는 것이다.이번 실험에서 이용한 소자는 Vsig=240mVp-p일 때부터 왜곡이 시작되었다.Figure SEQ Figure * ARABIC 6Figure 6은 그 결과의 파형을 캡처한 것이다. 이 때도 마찬가지로 스케일이 다르다는 것에 유의해야한다. 또한, Vin의 값은 오실로스코프 상의 최대 값은 noise가 포함된 값이라는 것을 알아야 한다.다음으로 frequency reponse그래프는 다음과 같다.Figure SEQ Figure * ARABIC 7Figure 7을 보면 gain이 0.707배가 되는, 즉 3dB가 감소하는 지점은 약 12Hz와 390kHz이다. 따라서 이 회로의 Bandwidth frequency는 12Hz~390kHz이다.3.3.2 Common-source + source follower (CS-SF amplifier)Figure SEQ Figure * ARABIC 83.3.2의 실험은 Figure 8과 같이 설계한다. 회로는 다소 복잡해 보일 수 있지만, 3.3.1의 CS Amp와 지난 실험의 SF를 연결한 것이다. 지난 실험에서 보인 것과 같이 SF는 RL의 값과 상관없이 gain은 1로 유지된다. 따라서 위의 회로는 CS Amp로 입력 신호를 증폭시킨 후 그 값을 부하 저항에 인가할 때 부하 저항에 상관없이 같은 전압을 인가하고 싶을 경우에 사용된다. Figure 8을 보면 Cc2를 경계로 좌측은 CS Amp인데, 이는 3.3.1의 Open circuit과 동일한 회로이다. 따라서 이론적으로 보았을 때 입력 신호와 출력 신호는 모두 Figure 4와 동일해야한다. 실제 실험의 파형은 다음과 같다.Figure SEQ Figure * ARABIC 9Figure 9는 측정 값이나, 파형에 있어 Figure 4와 일치한다. 이에 대한 분석은 3.3.1과 모두 동기 보다 매우 작은 출력 저항이 측정되었다는 것에만 의미를 두는 것으로 한다.SF의 이러한 작은 출력 저항은 RL의 값에 상관없는 gain의 획득에 기여한다. 매우 작은 출력 저항은 보통의 RL에게 있어 출력 저항의 크기를 무시할 수 있도록 해주며, Voltage divider를 거쳤을 때 모든 Voltage 가 RL에 걸리도록 도와준다.이어서 왜곡의 발생 지점을 확인한다. 실험 결과 240mVP-P를 인가했을 때 왜곡이 발생한다.Figure SEQ Figure * ARABIC 10Figure 10과 같이 파형이 측정 되며 VOUT에 아래쪽에서 Clipping되는 것을 확인할 수 있다.이어서 Bandwidth를 확인한다. Frequency response는 다음과 같다.Figure SEQ Figure * ARABIC 11Figure 11에서 보이는 것과 같이 14Hz일 때, 500kHz일 때 약 0.707배 감소된 gain을 확인할 수 있다. 따라서 3.2.2의 회로에서는 14Hz~500kHz의 Bandwidth frequency를 갖는다.3.3.3 Common-source + common-source + source follower (CS-CS-SF amplifier)Figure SEQ Figure * ARABIC 12Figure 12의 회로는 3.3.3실험의 회로로서 CS Amp 2개와 SF를 연결한 것으로 총 3개의 MOSFET을 이용한 회로이다. 원리는 앞서 실험한 회로들과 같지만, 이 회로를 사용하는 이유는 더 많은 Voltage gain을 얻을 수 있기 때문이다. 신호를 증폭해주는 CS Amp가 2개 있기 때문에 당연히 신호의 증폭 정도는 매우 커진다.우선 이론적으로 증폭 값을 알아보자. Figure 12의 회로에서 왼쪽에 있는 MOSFET의 VG는 다음과 같다.VG=또한 VS=IDRS1=ID* 800k로 나타낼 수 있다. 마지막으로 ID는로 나타낼 수 있다. 따라서 ID를 계산하면 ID=0.286mA임 을 알 수 있다. 이를 이용해 계산하면 회로의 Voltage gain은 AV=5.002*14.514*1=72.57이다.Figure 12의 회로에서 측정된 실험 값을 보면 다음과 같다.Figure SEQ Figure * ARABIC 13이 때 Vin은 54mV로 측정되지만, 이는 noise가 포함되어 잘못 측정된 것으로 보인다. Multi meter로 측정한 값 40mV로 gain을 구한다. 따라서 Figure 12의 회로의 gain은 AV=67이다.이론적으로 계산한 값은 약 73이었다. 입력 신호의 정확한 측정이 힘들었던 점, 저항의 개수가 워낙 많은 실험이었기 때문에 저항의 오차 또한 무시할 수 없었던 점 등을 고려하면 타당한 결과를 얻었다고 생각할 수 있다.이어서 앞서 진행한 실험들과 같은 방법으로 구한 입력 저항은 18181Ω이 된다. 이 때의 Isig=0.0022mA로 마찬가지로 너무 작은 값을 가지기 때문에 측정의 어려움이 있는 것으로 보인다.왜곡이 시작되는 지점은 160mVp-p일 경우이다.Figure SEQ Figure * ARABIC 14Figure 14와 같이 160mVp-p일 때 왜곡이 발생했다. 앞서 진행한 실험보다 빠른 지점에서 왜곡이 발생한 것은 MOSFET이 2개이기 때문인 것으로 보인다. 각각의 MOSFET마다 다른 지점이 정해지기 때문에 이론적인 예측은 힘들것으로 보이지만, 2개의 MOSFET회로일 때가 1개의 MOSFET일 때보다 빠른 지점이 설정되는 것으로 생각된다.이어서 Bandwidth를 확인한다. Frequency response는 다음과 같다.Figure SEQ Figure * ARABIC 15Figure 15에서 보이는 것과 같이 65Hz일 때, 550kHz일 때 약 0.707배 감소된 gain을 확인할 수 있다. 따라서 3.2.3의 회로에서는 65Hz~550kHz의 Bandwidth frequency를 갖는다.결론이번 실험에서는 지난 실험에서 설계했던 Amplifier들을 연결하여 Multi-stage Amplifiers를 제작했다.Amplifier는 있다.

공학/기술| 2020.04.04| 8페이지| 1,500원| 조회(303)

서울시립대, 시립대, 전전컴, 전전설, 전전설3, 전자전기컴퓨터설계실험3, 전자전기..

미리보기

닫기
Common-Gate & Common-Drain Amplifiers 12주차 결과보고서(점수 10+2/10)

Common-Gate & Common-Drain Amplifiers학 과전자전기컴퓨터공학부실험일2018년도 1학기점수10+2/10 (가산점 +2)피드백Excellent서론실험 목적MOSFET을 이용한 Common-gate 및 Common-drain amplifier에 대한 이해실험 이론Common-gate amplifier란 MOSFET의 gate terminal을 ground와 연결하고, 이를 input voltage와 output terminal과 common시킨 amplifier이다. 이와 달리Common-drain amplifier는 Drain terminal을 common 시킨 amplifier 이다.실험 결과 및 분석Common-gate amplifiers와 Source-follower의 실험에 앞서 지난 실험에서 진행했던 3.3.1. MOSFET quick parameter estimation을 반복할 필요가 있다. MOSFET은 각각의 소자가 약간이지만 고유의 값을 가지기 때문이다.Figure SEQ Figure * ARABIC 1Figure 1과 같이 Vdd를 Gate와 Drain 쪽에 연결한 회로를 설계하여 값을 측정한다. 이 실험으로 얻어진 값은 다음과 같다. 지난 실험의 과정이므로 상세한 내용은 생략하도록 한다.Vth=2.14V, kn=0.069767이를 토대로 해서 이번 실험을 진행하도록 한다.3.3.1 Common-gate amplifiersFigure SEQ Figure * ARABIC 2Small signal을 인가하기 이전에 우선 Figure 2의 회로를 설계하여 gm, Avo등의 값들을 구한다. 회로에서의 측정값은 VD=2.51V, VS=-2.57V, ID=12.9mA이다. 따라서 VGS=2.57V, VDS=5.08V, VOV=0.43V이다.gm=VOV*kn이므로 Figure 1에서 구한 kn을 이용하면 gn=0.43*0.69767=0.03이 된다. 또한AVO=이므로 AVO=0.03*1000=30이다. Amplifier의 입력 저항은 Rin=1/gm=33.33Ω이며, 출력 전압은 ROUT=RD=1000Ω이다.Figure SEQ Figure * ARABIC 3Figure 2를 통하여 구한 값들을 Figure 3의 회로를 통해 다시 확인한다.Figure SEQ Figure * ARABIC 4Voltage gain을 먼저 계산하면, 측정 결과 Vin=26mV, VOUT=820mV로 A=31.54의 값을 얻을 수 있다. 이 값은 부하저항이 없기 떄문에 Open circuit output voltage가 된다. 앞서 구한 AVO=30과 비교하면 타당한 값을 얻었다고 생각할 수 있다. 이어서 입력 저항을 측정한다.입력 저항이란 Vsig에서 바라본 저항과 같다. Rin은 1/gm으로 표현되고 있는데, 이 값은 Rin=Vin/IRsig으로도 표현할 수 있다. 따라서 실험적으로 Rin을 구하기 위해서는 Vin과IRsig를 측정하여 계산한다. Figure 3에서 이 값들은 Vin=15.1mV, IRsig=0.57mA로 출력되었다. 따라서 Rin의 값은 26.491Ω이 된다.다음으로 출력저항 ROUT의 값을 구한다. 구하는 방법은 지난 실험의 CS Amplifier에서의 출력 저항을 구할 때와 같다. 부하저항을 가변 저항으로 연결하여 저항 값을 증가시키면서 VOUT이 Open circuit일 때에 비해 1/2인 지점을 찾는다. 이 때의 가변 저항의 저항값이 의미하는 것은 출력 저항의 값이 된다. VOUT은 에 비례하는데, 이 때 RL과 ROUT의 값이 같다면, VOUT의 값이 로 1/2이 된다. 즉 1/2인 지점에서의 가변 저항은 출력저항과 같은 값을 가진다는 결과를 얻을 수 있다.Figure SEQ Figure * ARABIC 6Open circuit voltage output은 820mV이고 가변 저항을 이용해 Figure 6과 같이VOUT을 410mV로 가변 저항을 조절한다. 이 때 가변 저항의 값은 951Ω으로 측정 되었다. 이론적으로 보았을 때 출력 저항은 RD=1000Ω이다. 50Ω정도의 차이를 보이지만, 지난 실험에서 논의한 것과 같이 가변 저항의 민감성 등을 고려하면 큰 오차가 발생하지는 않은 것으로 보인다.이어서 Vsig의 값을 증가시키면서, VOUT에 왜곡이 발생하는 지점을 찾는다. 왜곡이 발생하는 원인에 대해서 먼저 알아보자. 이 Amplifier은 Saturation상태를 유지하는 것을 바탕으로 설계 된다. 즉, 모든 이론 식을 비롯한 실험 값들은 Saturation 상태라는 것을 기반으로 해서 계산되고 측정된다. 하지만 아래의 그림을 보자.일정 값(VOV) 이상인 부분에 대해서는 모든 VDS는 Saturation영역에 속한다. 또한 실험 전에 지정하는 Operating point도 이 영역에서 선택된다.하지만, 이 영역이 만약 VOV에 근접해서 선택되었다고 생각해 보자. 그렇다면 Small Signal을 인가할 때 변화하는 VDS의 값은 VOV보다 작아져 Triode 영역을 침범할 수도 있다. 물론 회로를 설계할 때 이러한 점을 고려하여 충분히 적당한 값을 VDS로 설정하게 된다. 물론 앞서 진행한 실험 역시 적당한 값으로 설정되었기 때문에 왜곡이 발생하지 않았다. 하지만, Vsig를 증가시키다 보면, Vsig가 최솟값을 가질 때 VDS가 Triode영역을 침범하게 될 수 있다. 이 때가 왜곡을 발생하는 지점이 된다. 다시 말해서, Saturation상태를 가정하여 만든 Amplifier이기 때문에 triode영역을 침범하게 만드는 Vsig가 인가되면 왜곡이 발생한다는 것이다.이번 실험에서 왜곡이 발생하는 시점인 Vsig의 값은 3.8V였다.Figure SEQ Figure * ARABIC 8이 때의 출력 파형의 모습이 Figure 8이다. 사진을 보면 아래 쪽의 파형이 왜곡된 것을 확인할 수 있다.이러한 왜곡은 지난 CS amplifier에서도 확인할 수 있었다. 지난 실험과 다른 점은 이번 실험에서는 Source 쪽에 Vsig가 연결되어 있었다는 점이다. 지난 실험에서는 Gate에 연결되어 있었기 때문에 VGS만이 Small signal에 영향을 받았지만, Source쪽에 연결된 이번 실험에서는 Small signal에 VDS,VGS가 모두 영향을 받는 다는 점이다.이어서 이 MOSFET의 Band width를 측정해 보았다. 이 때 Vsig은 왜곡이 발생하지 않는 값으로 2.6V로 설정하였다. 이 때의 Vin은 120mV, Vout은 4.8V로 40의 voltage gain을 가진다. 따라서 Cutoff frequency에서의 voltage gain은 3dB가 낮은 28.28의 값을 갖는다. 측정 결과 이와 유사한 값인 28.3의 voltage gain을 4.5MHz에서 나타났다. 이 때까지의 gain은 모두 유지된다.반면 주파수를 낮추면서 확인해 보았다. 약 14Hz에서 28.23의 Voltage gain이 나타난 것을 확인했다. 따라서 이 회로의 Bandwidth는 14Hz-4.5MHz가 된다.3.3.2 Source-followerSource-follower에서 voltage gain은 다음과 같다AV=이 값은 1/gm

공학/기술| 2020.04.04| 8페이지| 1,500원| 조회(193)

서울시립대, 시립대, 전전컴, 전전설, 전전설3, 전자전기컴퓨터설계실험3, 전자전기..

미리보기

닫기