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실습11.Push-Pull amplifier 설계 에이쁠 예비보고서

-그래프를 더 확대해서 보니, 입력신호가 약 -500mV에서 500mV 사이에서는 출력 값이 거의 0V에서 벗어나지 않는 것을 확인할 수 있었다. 이 영역을 Dead Zone이라고 하는데, 이와 같은 결과가 발생한 이유는 입력 값이 특정 값(V1) 이상 낮아질 때는 PNP-BJT는 작동하고 NPN-BJT는 cut-off영역에 있게 된다. 마찬가지로 입력 값이 특정 값 이상(V2)이 되면, NPN-BJT가 작동하고, PNP-BJT는 cut-off영역에 있다. V1<V2이므로 만약 V1<Vi(입력전압)<V2 인 범위에 Vi가 존재하게 된다면, 두 종류의 BJT 모두 cut-off가 되어, 전류가 흐르지 않아 출력전압이 0V가 되는 Dead Zone이 발생하는 것이다.

학교| 2020.09.04| 6페이지| 1,500원| 조회(131)

push-pull amplifier, 중앙대학교 전자전기공학부, 실습11

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실습10.Oscillator 설계 에이쁠 예비보고서

설계실습 10. Oscillator 설계3.1 OrCAD PSPICE를 사용한 Oscillator의 설계(A)설계도에서 정해지지 않은 값은 Capacitor와 연결된 저항의 값이다.한편 L+=-L-일 때, 신호발생기의 T1=T2이고, T1,2=RC*ln[(1+β)/(1- β)]이다.R=T1,2/[C*ln{(1+β)/(1-β)}]feedback factor β=R1/(R1+R2)=1k/2k=0.5 이므로R=0.5*10-3/[0.47*10-6*ln(3)]=968.34Ω이제 모든 소자의 값들을 구했으므로, 이를 이용해 설계하면 아래와 같다.(B)그림 SEQ 그림 * ARABIC 1:초록:Vo 파랑:V+ 빨강:V-SimulationSimulationT10.461msT20.471msVTH11.805VVTL-11.805V(C)이번 실습에서 설계한 Oscillator는 negative feedback이 아닌 positive feedback이 있다. 따라서 op-amp의 (+),(-)단자의 차이가 조금이라도 생기면 출력단자가 op-amp의 내부전력의 양의 전압 혹은 음의 전압으로 계속 포화되게 된다. 만약 (+)단자의 전압이 (-)단자의 전압보다 조금 큰 상황, 즉 출력단자가 L+로 포화된 상황에서 (-)단자 쪽의 전압을 점점 올려주면, 언젠가 (+)단자의 전압인 βL+보다 커지게 될 것이고 이는 출력단자를 다시 L-로 포화되게 한다. 여기서 (-)단자의 전압을 올려주는 것은 출력단자와 그라운드 사이를 저항과 Capacitor로 연결하면 일종의 RC회로가 만들어 지는데, 이를 통해 출력단자의 포화방향이 주기적으로 바뀌게 되고 이러한 결과는 위 시뮬레이션에서 나온 결과와 같이 구형파를 만들어 낸다.3.2 Feedback factor (β)의 영향 분석(A)SimulationSimulationT10.285msT20.295msVTH11.8VVTL-11.8V(B)SimulationSimulationT10.718msT20.698msVTH11.8VVTL-11.8V(C)β=R1/(R1+R2) 이므로 (A)에서는 β=0.33, (B)에서는 β=0.67으로 계산된다.3.1에서는 R1=R2인 상황이므로 β=0.5이다.한편 3.1에서와 3.2의 (A),(B)상황에서 VTH와 VTL값은 변하지 않았지만,T1,T2는 (A)-(3.1)-(B) 순서로 커짐을 알 수 있다. 이는 β의 크기 순서와 동일하고 다시 말해서, β값과 T1,T2값은 비례관계임을 실험적으로 알 수 있었다.이론적으로도 L+=L-인 상황에서 T1=T2=RC*ln[(1+ β)/(1- β)]이고이는 RC>0 일 때, β에 대한 증가함수이다.3.3 Feedback 저항 (R)의 영향 분석(A)R=0.5kΩSimulationSimulationT10.232msT20.223msVTH11.8VVTL-11.8V(B) R=2kΩSimulationSimulationT11.011msT21.011msVTH11.8VVTL-11.8V(C)설정한 피드백 저항R의 값은 (A)-3.1-(B)순으로 커지고 T1,2값 역시 같은 순서이다.따라서 피드백저항 R과 T1,2값은 비례관계임을 실험적으로 확인하였다.3.2에서 T에 관한 식에서 볼 수 있듯이 β뿐만 아니라 R도 T와 비례관계이다.(A)와 3.1의 R값의 비는 500:968이고 다시 쓰면 1:1.936이다.이 때 T의 비도 보면 0.232:0.461이고 다시 쓰면 1:1.987이고 3%이내의 오차율을 만족하며 같은 비율을 만족함을 확인할 수 있다.

학교| 2020.09.04| 6페이지| 1,500원| 조회(194)

중앙대, 중앙대학교 전자전기공학부, Oscillator 설계, Oscillat..

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실습9. 피드백 증폭기-에이쁠-예비보고서

설계실습 9. 피드백 증폭기3.1 Series-shunt 피드백 회로 설계(A)먼저, Vo/Vs=2가 되기 위한 R1,R2값을 찾아보자. op-amp의 입력단의 Input Impedence가 매우 크기 때문에 증폭기의 (-)단자에 전압은 입력전압(Vs)과 같을 것이고, virtual short에 의해서 (+)단자의 전압도 Vs이다. MOSFET에 흐르는 전류가 I라고 하고 RL쪽에 흐르는 전류를 I2, R1,R2쪽에 흐르는 전류를 I1이라고 하면 Vs=I1*R2 , Vo=I1*(R1+R2) 이다. 따라서 Vo/Vs=2가 되기 위해선 R1=R2이어야 하는데, RL저항으로 1k옴을 사용했으므로, R1=R2=1k옴으로 설정한다.(B)(C)3.1(A)와 (B)의 transfer characteristic curve는 동일하게 나타남을 확인할 수 있었다. 이와 같은 이유는 3.1(A)에서 적절한 R1,R2 값을 설정할 때 나타낸 식에서 찾아볼 수 있다. 먼저 Rs를 10k옴까지 증가시켜도 OP-amp의 각 입력단자의 입력 임피던스는 여전히 Rs에 비해서 매우 크기 때문에 여전히 Vs의 대부분의 전압은 Rs가 아닌 증폭기에 인가되게 된다. 또한 virtual short에 의해 여전히 증폭기의 (+)단자의 전압도 Vs일것이다. 그렇다면 R2에 흐르는 전류는 Vs/R2이고 R1+R2에 걸리는 전압은 (Vs/R2)(R1+R2)=2Vs이다. R1+R2은 RL과 병렬로 연결되어 있으므로, Vo=2Vs이고 따라서 결과는 달라지지 않는다는 것을 확인할 수 있다.(D)전원 전압이 4V이하일 땐, 전원 전압과 출력 전압이 같게 나타나다가 전원 전압이 4V이상일 땐, 전원 전압을 증가시켜도 출력전압이 증가하지 않는다. 이와 같은 결과가 나오는 이유는 이미 R1과 R2에 의해서 β값이 2로 정해졌기 때문에 VDD를 4V이상으로 증가시켜도 VO=2*VS=4V로 일정하게 출력되기 때문이다. VDD가 4V 이하일 때도 마찬가지로 β=2 이지만 전원 전압이 4V보다 작기 때문에 VO값은 VDD값에 수렴하게 된다.3.2 Series-Series 피드백 회로 설계(A)R1쪽에 흐르는 전류를 I라고 하면 op-amp의 (+)쪽 단자에 걸리는 전압은 I*(R1+Rvar)이고 virtual short에 의해서 이 값은 Vs와 같다. 따라서 I=Vs/(R1+Rvar)이고 저항의 합이 최소이고 Vs가 최대 일 떄, I가 최대이다. 즉 Rvar=0이고 Vs=10V일 때, I는 최대이다. 한편 이 값은 다이오드의 최대전류인 30mA이하로 되어야 한다. Imax=10/R1333옴을 만족해야 한다. 이를 만족하는 R1의 최솟값을 R1=334옴으로 설정하고 회로를 구성한다.(B)Rvar을 1k옴에서 0.5k옴으로 줄이고 입력저항을 1k옴에서 10k옴으로 회로를 구성한다.(C)(A)의 결과에 비해 (B)의 V-I곡선의 기울기가 더 커졌음을 확인할 수 있는데, 이는 R1을 구하는 식에서도 설명했듯이, op-amp의 입력단자들이 virtual short 되어 있는데, 입력전압이 달라지지 않은 상황에서 피드백저항을 낮추면 I=V일정/R감소와 같은 식에 의해서 다이오드를 통하는 전류가 증가하게 된다. 위와 같은 결과는 입력저항을 높인 효과보다 피드백 저항을 낮춤으로 인한 효과라고 생각한다.(D)전원 전압원을 낮췄음에도 3-2(B)와 위의 V-I그래프는 같음을 확인할 수 있다. 다이오드에 흐르는 전류는 입력전원 Vs에의해 결정되는데 그 이유는 op-amp의 (+)단자의 전압이 Vs와 같고 Vs가 증가함에 따라서 I=Vs/(R1+Rvar) 식에 의해서 I도 증가한다. 이 식에는 VDD에 의한 변수는 없기 때문에 위와 같은 결과가 나온 것이다.(E)

학교| 2020.09.04| 6페이지| 1,500원| 조회(119)

중앙대학교, 전자전기공학부, 피드백 증폭기

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실습8. MOSFET Current Mirror 설계_에이쁠_예비보고서

설계실습 8. MOSFET Current Mirror 설계3.1 단일 Current Mirror 설계(A)Data sheet에서 보통 VGS(th)=2.1V이고,VGS=4.5V이고 VDS>VGS인 상황 즉, Saturation에서 MOSFET가 작동할 때ID(ON)=600mA를 가진다는 것을 이용하자.Saturation에서 ID=0.5*kn’*(W/L)*(VOV)2 이고 위의 값들을 대입하면,600*10-3=0.5*kn’*(W/L)*(4.5-2.1)20.5*kn’*(W/L)=(600*10-3)/(4.5-2.1)2=0.104A/V2∴ 0.5*kn’*(W/L) =0.104A/V2(B)M2가 saturation mode에서 작동하면10*10-3=0.104*(VGS-Vt)2 이므로 Vt=2.1V를 대입하면∴ VGS=2.41V또한 VGS=10V-R1*10mA이므로R1=(10-2.41)/10-2=759옴∴ R1=759옴(C)M1이 Saturation에서 작동하려면 M1의 VDS≥VOV=(2.41-2.1V)=0.31V즉 VDS=VD≥0.31V이어야 한다.RL과 VD의 관계는 10V-Io*RL=VD이고 위 식에 의해서 10V-Io*RL≥0.31V여기서 M1이 In Saturation 이므로 Io=10mA이다따라서 RL≤ (10-0.31)/(10*10-3)=969옴 식이 만들어지고,∴ RL의 최대값 = 969옴RL이 969옴보다 작다면, M1이 Saturation Mode에서 작동하기엔 문제없겠지만,RL이 작아질수록 M1의 VDS가 커질 것이고, 그에 따른 channel length modulation 효과가 커져서Io가 10mA보다 커질 것이다.(D)(E)SimulationSimulationVGS12.344VVDS14.956VVGS22.344VVDS22.344VIREF10.09mAIO10.09mA(F)RL이 969옴 이하라면 M1은 항상 Saturation 영역에서 작동한다.따라서 범위에 해당하는 적당한 RL값을 두 개(RL1,RL2) 고른 후그때의 VO1,VO2,IO1,IO2값을 이용해서 Ro를 구한다.ex) Ro=(VO1-VO2)/(IO1-IO2)3.2 Cascode Current Mirror 설계(A)3.1에서 보였듯이, MOSFET에 10mA가 흐르기 위해선 VGS=2.41V이어야 한다.따라서 M2의 VGS2=2.41vM2의 Gate와 Drain이 short되어 있으므로 VDS2=2.41V이고 M4에 흐르는 전류와 M2에 흐르는 전류가 같으므로 M4의 VGS4=2.41VVD2=VGS2=2.41V이고 VGS4=VG4-VD2=2.41V 이므로 VG4=4.82V이다.M4역시 Gate와 Drain이 short 되어 있으므로, VD4=4.82V이다.한편, IREF=(VDD-VD4)/R1이므로 R1=(10-4.82)/10mA=518옴(B)(C)SimulationSimulationVGS22.346VVO4.8764VVGS42.346VIO10.09mAIREF10.09mA

학교| 2020.09.04| 4페이지| 2,000원| 조회(122)

중앙대학교, 전자전기공학부, Current Mirror

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실습7.Common Emitter Amplifier의 주파수특성-에이쁠-예비보고서

설계실습 7. Common Emitter Amplifier의 주파수 특성3.1(A)이전 실험의 2차 설계 결과회로(Ri 추가)에 대하여 모든 커패시터의 용량을 10uF으로 하고 CE증폭기에 100kHz, 20mVpp 사인파를 입력하였을 때의 출력파형을 PSPICE로 Simulation하여 제출하라.모든 node의 전압과 branch의 전류가 나타난 회로도와 이때의 출력파형을 PSPICE로 Simulation하여 제출하라. 출력전압의 최대값(Vmax), 최소값(|Vmin|)은 얼마인가? Vmax/|Vmin|를 %로 구하라.Cursor기능을 이용해 측정한 결과 Vmax=146.986mV, |Vmin|=151.418mV나왔고따라서 Vmax/|Vmin|=146.986/151.418=97.073%(B)SimulationSimulationVB4.04VIB12.3uAVC6.88VIC1.02mAVE3.40VIE1.04mAVmax/|Vmin|97.1%β=IC/IB83.5amplifier gain90.4V/Voverall voltage gain-14.9V/V(C)입력신호의 주파수가 10Hz에서 10MHz까지 변할 때 CE amplifier의 주파수 특성을 PSPICE로 simulation하여 그래프로 그려서 제출한다. 수평축은 로그스케일의 주파수로, 수직축은 로그스케일(dB)의 ovrall voltage gain(vo/vsig)으로 설정한다.(D)입력신호의 주파수가 10Hz에서 Unit gain frequency까지 변할 때 CE amplifier의 주파수 특성을 PSPICE로 simulation하여 그래프로 그려서 제출한다. 수평축은 로그스케일의 주파수로, 수직축은 로그스케일(dB)의 overall voltage gain(vo/vsig)으로 설정한다. 3dB frequency 및 unity gain를 구한다.주파수 특성을 시뮬레이션 했을 때, unity gain frequency은 39.4Hz로 나타났다.회로의 10Hz부터 100MHz까지 주파수 특성을 시뮬레이션 해보면 아래와 같다.overall voltage gain의 최대값은 23.477dB였고, 3dB frequency bandwidth는 약 13.7MHz가 나왔다.3.2 주파수특성에 대한 RE와 커패시터의 영향(A)(1.RE +10%일때, RE=3.608k옴)Overall gain의 최대값: 23.0dB3db bandwidth: 14.2MHzunity gain frequency: 38.9Hz(2.RE -10%일때, RE=2.952k옴)Overall gain의 최대값: 24.0dB3db bandwidth: 12.8MHzunity gain frequency: 39.2Hz위 두가지 경우를 모두 시뮬레이션 해봤을 때, unity gain은 거의 일정하게 나타났지만, RE값을 증가시킬수록 overall gain의 최대값은 감소하고 3dB bandwidth는 증가 하는걸 확인할 수 있었다.이와 같은 이유는 RE양단에 흐르는 전압은 VCC와 R1,R2에 의해서 이미 정해졌는데 RE값이 작아지면 IE는 커지고 그에 따라 overall gain이 증가 하기 때문에 발생한다. 하지만 이득이 증가하는 장점에 비해서 3dB bandwidth는 감소하게 되는데 이 이유는 아래와 같은 주파수 특성 그래프에서 최대 이득에서 주파수를 더욱 증가시킬 때 이득이 감소하는 sadra 교재내에 RE와 fH는 비례한다는 점을 인용해서 이해할 수 있다.(B) CE만 0.1uF으로 변경된 CE증폭기에 20mVpp 사인파를 입력하였을 때 10Hz에서 Unit gain frequency까지의 주파수 응답특성을 제출하라. Overall gain의 최대값, 그리고 3db bandwidth와 unity gain frequency를 구하라. 어느 특성이 3.1(d)의 결과와 달라지는 지와 그 이유를 서술하라.overall gain의 최대값 : 23.4dB3db bandwidth : 13.9MHzunity gain frequency : 3.90kHzCE값을 변화시켰을 때, overall gain의 최대값과 3db bandwidth는 거의 변화가 없었지만, (원래 회로와 오차율1%내외) unity gain frequency는 100배가까이 커졌다. unity gain frequency가 커지는 이유는 같은 주파수일 때, gain이 줄었다는 말과 같다. CE가 줄어들면 CE의 임피던스가 커져서 overall gain이 줄어들기 때문에 이와 같은 결과가 나온 것이다.(C) CE만 0.1uF으로 변경된 CE증폭기에 20mVpp 사인파를 입력하였을 때 10Hz에서 10MHz까지의 주파수 응답특성을 제출하라.(D) 두 개의 CS만 0.1uF으로 변경된 CE증폭기에 20 mVpp사인파를 입력하였을 때 10Hz에서 Unit gain frequency까지의 주파수 응답특성을 제출하라. Overall gain의 최대값, 그리고 3dB bandwidth와 unity gain frequency를 구하라. 어느 특성이 3.1(d)의 결과와 달라지는 지와 그 이유를 서술하라.overall gain의 최대값 : 23.5dB3db bandwidth : 13.8MHzunity gain frequency : 144HzCS값을 변화시켰을 때, CE값을 변화시켰을 때와 마찬가지로 overall gain의 최대값과 3db bandwidth는 거의 변화가 없었지만, (원래 회로와 오차율 1%내외)unity gain frequency는 약3.67배 커졌다.unity gain frequency가 커지는 이유는 위와 같이 증폭기의 주파수 특성에서 알 수 있다.위 그래프는 저주파수에서는 이득이 작고 주파수가 점점 높아질 수록 이득이 증가한다.그 이유는 CS의 임피던스가 1/(jwCs) 인데 w가 커질수록 임피던스가 줄어들기 때문이다. 만약 원래의 unity gain frequency에서 Cs만 작아진다면, Cs의 임피던스는 더 커질 것이고, 그에 따라 Gv가 작아지게 되어 gain이 1보다 작아지게 된다. 다시 gain을 증가시켜 1이 되기 위해선 Cs의 임피던스를 감소시켜야 하는데, 식에 의하면 w가 커져야 다시 임피던스가 감소한다. 이러한 이유 때문에 unity gain frequency가 증가하는 것이다.(E) 두 개의 Cs만 0.1uF으로 변경된 CE증폭기에 20mVpp사인파를 입력하였을 때 10Hz에서 10MHz까지의 주파수 응답특성을 제출하라.(F) 다음 표를 작성한다.2차 설계RE10% 증가RE10% 감소CE0.1uFCS0.1uFGvmax23.5 dB23.0 dB24.0 dB23.4 dB23.5 dB3db bandwidth13.7 MHz14.2 MHz12.8 MHz13.9 MHz13.8 MHzUnity gain Frequency39.4 Hz38.9 Hz39.2 Hz3.90kHz144Hz(G) 100kHz, 20mVpp 사인파를 이 증폭기에 인가하려면 function generator의 출력전압(Vpp)을 얼마로 설정해야 하는가?-20mVpp의 사인파를 인가하기 위해선 function generator의 설정은 10mVpp로 설정하여 증폭기에인가하면 한다.

학교| 2020.09.04| 8페이지| 1,500원| 조회(336)

중앙대학교, 전자전기공학부, 주파수특성

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