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RC,RL 회로의 과도응답 결과보고서

실험 14. RC,RL 회로의 과도응답 2017xxxxxx 박 xx 담당교수 : 이 xx 교수님1. 실험목적2. 실험 1 결과 T1= 628.571u-500.000u=128.571u T2=1.1786m-1.0464m=0.0322m=332u 시정수 =RC=10k * 0.01u=100u 측정값과 이론값이 거의 동일하게 나왔다 .실험 2 결과 T1= 61.143u-50.000u=11.143u T2=112.857u-101.714u=11.143u 시정수 =L/R=1m/ 1k=1u 측정값과 이론값이 거의 동일하게 나왔다 .3. 실험고찰 이번 실험은 오실로스코프와 pspice 를 이용하여 RC,RL 회로의 과도응답을 확인해 보는 실험이었다 . 이번 처음으로 pspice 를 설치하고 사용하느라 아직 능숙하지 못하여 실험에 임함이 어려웠으며 , 실험 내용들을 배웠었지만 배운지 오래여서 그런지 이해가 안되는 부분도 있었다 . 이번 실험에서 제일 난해했던 부분은 , pspice 조작법 및 회로 시뮬레이션 관련해서 에러가 떴었는데 , 조교님이 조작법을 자세하게 제시해주셨고 , 에러관련해서도 많은 정보를 주셔서 실험을 쉽게 할 수 있었다 .{nameOfApplication=Show}

공학/기술| 2020.10.27| 5페이지| 1,500원| 조회(223)

기초회로실험, RC, RL 회로의 과도응답

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18.RC 및 RL 회로의 AC정상상태 응답 결과보고서

실험 18.RC 및 RL 회로의 AC 정상상태 응답 지도교수 : 이 xx 교수님 2017xxxxxx 박 xx1. 실험목적2. 실험 1-1 pspiece 를 이용한 시뮬레이션 파형을 비교하였을 때 , 진폭차이 =4.98v-2,64v = 2.34v 위상차 - 31.223u-22.878u=8.345u2. 실험 1-2 pspiece 를 이용한 시뮬레이션 진폭차이 =5.0v-4.09v=0.91v 위상차 - 31.286u-28.00u=3.286u2. 실험 1-3 pspiece 를 이용한 시뮬레이션 커패시터 값이 증가하면 , 이론대로 진폭이 증가하고 , 위상차가 감소한다 .2. 실험 1-3 pspiece 를 이용한 시뮬레이션 커패시터 값이 증가하면 , 이론대로 진폭이 증가하고 , 위상차가 감소한다 .2. 실험 1-4(1) pspiece 를 이용한 시뮬레이션 진폭차이 : 5.0-3.7=1.3V 위상차 - 39.281-31.223=8.058u2. 실험 1-5(2) pspiece 를 이용한 시뮬레이션 진폭차이 : 5.0-2.7=2.3V 위상차 - 43.454-31.223=12.231u2. 실험 1-6(1) pspiece 를 이용한 시뮬레이션 인덕터 값이 증가하면 , 이론대로 진폭이 감소하고 , 위상차가 증가한다 .2. 실험 1-6(2) pspiece 를 이용한 시뮬레이션 인덕터 값이 증가하면 , 이론대로 진폭이 감소하고 , 위상차가 증가한다 .3. 실험고찰 이번 실험은 RC 및 RL 회로의 AC 정상상태 응답에 대해서 실험하였다 . 실험을 통해 RC 및 RL 회로의 정상상태응답 해석 , 정상상태응답을 이용한 커패시터와 인덕터 값 측정 에 대해 알게 되었으며 , pspice 구현을 통해 파형을 측청해본 결과 RL 직렬회로의 AC 정상상태응답에서 L( 인덕터 ) 값이나 각 주파수가 증가하면 , 진폭은 0 으로 접근하고 위상 지연이 증가하게 되는 사실과 RC 직렬회로의 AC 정상상태응답에서 커패시터 값이나 각주파수가 증가하면 , 진폭은 Vm 으로 접근하고 위상차는 감소한다는걸 알게 되었다 . 제법 pspiece 를 많이 써봐서 이번실험에는 회로를 구성하는데 큰 어려움이 없었다 .{nameOfApplication=Show}

공학/기술| 2020.10.27| 12페이지| 1,500원| 조회(162)

결과보고서, RC및RL회로의AC정상상태응답, RC및RL회로

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17.쉬프트 레지스터 결과보고서(실험 2,4,6번)

실험 17. 쉬프트 레지스터1. 실험목적실험 2-2 Clock 수 A B C D 1 1 0 0 0 2 0 1 0 0 3 0 0 1 0 4 0 0 0 1 5 1 0 0 0 6 0 1 0 0 7 0 0 1 0 8 0 0 0 1 9 1 0 0 0 10 0 1 0 0 11 0 0 1 0 12 0 0 0 1 13 1 0 0 0 14 0 1 0 0 15 0 0 1 0실험 2-4 그림의 회로를 구성하고 클럭을 가해가면서 계수회로의 상태표를 작성하라 . 주기성이 나타날 때까지 실험하라 CLK A B C D ↑ 1 0 0 0 ↑ 0 1 0 0 ↑ 0 0 1 0 ↑ 0 0 0 1 ↑ 0 0 0 0 ↑ 1 0 0 0 ↑ 0 1 0 0 ↑ 0 0 1 0 ↑ 0 0 0 1 ↑ 0 0 0 0실험 2-6 SI CLK A B C D 0 ↑ 1 0 0 1 0 ↑ 1 1 0 0 0 ↑ 1 1 0 0 0 ↑ 0 1 1 0 1 ↑ 0 1 1 0 1 ↑ 0 0 1 1 1 ↑ 0 0 1 1 1 ↑ 1 0 0 13. 실험고찰 이번 실험은 쉬프트 레지스터의 동작과 그것을 이용한 카운터의 동작을 확인해 보는 실험이었다 . 이번 실험에서 소자문제로 인해 시연영상을 Pspiece 로 구성하게 되었다 . 회로구성이 복잡하여 조교님이 동영상으로 피스파이스로 회로를 구성하는 데만 해도 상당한 시간이 소요된걸로 보였다 . 실험 2 4 6 에서 파형을 분석해서 주기성을 확인해본 결과 , 클럭이 발생할때마다 실험 2,4 의 A,B,C,D 에서 계단 형식으로 1 이 올라가는게 보였다 . 실험 6 에서는 같은 펄스가 2 번씩 나타나지는게 보였다 . 우리가 피스파이스를 구현하기에 복잡했는지 조교님께서 구현해주시고 우리가 나타난 파형을 분석하는 시간을 가졌다 .{nameOfApplication=Show}

공학/기술| 2020.10.27| 6페이지| 1,500원| 조회(140)

쉬프트 레지스터, 쉬프트 레지스터 결과보고서, 실험 2, 4, 6번

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16. RLC회로의 과도응답 결과보고서

실험 16.RLC 회로의 과도응답 2017xxxxxx 박 xx 담당교수 : 이 xx 교수님1. 실험목적2. 실험방법 및 결과 회로 (R=1[㏀], C=0.01[ uF ], L=10[ mH ]) 를 구성하고 신호 발생기로부터 발생된 진폭이 5[V] 이고 주파수가 5[ Khz ] 인 구형파 신호 Vg(t) 를 회로에 인가한다 . Vg(t) 와 커패시터 양단에 걸리는 전압 VC(t) 파형을 오실로스코프로 측정2-1.pspiece 를 이용한 시뮬레이션2-2. pspiece 를 이용한 시뮬레이션2-3. pspiece 를 이용한 시뮬레이션3. 실험고찰 이번 실험은 RLC 회로의 과도응답에 관한 실험이었다 . 이번 실험을 통해서 RLC 2 차회로의 스텝 응답 해석과 과도응답 , 정상상태응답에 대해 알게 되었는데 , 이번에도 지난 실험과 동일하게 pspiece 를 이용하였다 . 저번에 처음 사용할 때는 어리숙한 면이 있었지만 , 한번 해봤기에 실험하기 어려움이 없었다 . Pspiece 로 회로를 구현했다가 펄스자체가 구현이 안되고 warning 이 뜨길래 , 조교님이 처음에 pspiece 사용방법을 알려주셨는데 , 그 동영상을 다시 차근차근 봄으로써 어떻게 쓰는건지 터득하였다 .{nameOfApplication=Show}

공학/기술| 2020.10.27| 7페이지| 1,500원| 조회(215)

결과보고서, RLC회로의 과도응답, RLC회로의 과도응답 결과보고서

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15.플립플롭의 기능 결과보고서

실험 15. 플립플롭의 기능 2017xxxxxx 박 xx 담당교수 : 이 xx 교수님1. 실험목적2-1. 실험방법 및 결과 다음 회로를 구성하여 A,Q 의 관계를 진리표로 구성하고 래치의 기본동작을 설명하라 . ( 이론값 , 실험값 ) 래치는 한 비트의 정보를 데이터가 바뀌기 전까지 계속 유지하는 회로이다 . 따라서 출력 Q 을 0 또는 1 로 상태전이가 필요하다 . 래치 종류에 따라 입력은 한개 또는 두개를 사용한다 . Qn A Qn+1(v) 0 0 0.12 0 1 4.37 1 0 4.38 1 1 4.382-2 7402 를 사용하여 다음 회로를 구성하고 진리표를 작성하라 . Q,Q’ 는 동시에 관찰하여 기록하라 . ( 이론값 , 실험값 ) Qn A Qn+1(v) Q’n+1(v) 0 0 3.42 0.13 0 1 0.13 3.42 1 0 0.13 3.42 1 1 0.13 3.422-3 다음 회로를 구성하고 진리표를 작성하라 . R-S, Q, Q` 의 관계를 관찰하여 R-S 플립플롭의 동작을 설명하라 . ( 이론값 , 실험값 ) R(reset) 과 S(set) 의 두 입력을 받아서 Q( 현재상태 ) 와 Q’( 다음상태 ) 의 2 가지 출력을 가진다 . R S Q(v) Q’(v) 1 0 0.13 2.59 0 0 0.13 3.46 0 1 4.53 0.13 0 0 4.58 0.13 1 1 0.13 0.132-5 다음 회로를 구성하고 진리표를 완성하라 . ( 이론값 , 실험값 ) D CLK Q(v) 0 0 0.01 0 1 0.04 0 0 0.04 1 0 0.04 1 1 4.58 1 0 4.582-6-1 SN7474 를 이용하여 다음 각 항의 실험을 하라 . PRESET = CLEAR = 1 로 두고 진리표를 작성하라 . ( 이론값 , 실험값 ) D CLK Q(v) 0 0 0.04 0 1 0.01 0 0 0.02 1 0 0.04 1 1 4.58 1 0 4.582-6-2 CLK = 1 을 두고 D 의 입력 변화에 따른 출력 변화를 관찰하라 . Q 는 일정하게 0 이 출력된다 .2-6-3 PRESET = 0 을 두고 진리표를 완성하라 . ( 이론값 , 실험값 ) D CLK Q(v) 0 0 4.58 0 1 4.58 0 0 4.58 1 0 4.58 1 1 4.58 1 0 4.582-7 SN7476 을 이용하여 PRESET=1, CLEAR=1 로 두고 다음 진리표를 완성하라 . 이때 CLK 는 function generator 을 사용하라 . J K Q 0 0 33.86mV 0 0 38.61mV 0 1 33.89mV 0 1 38.56mV 1 0 4.22V 1 0 4.2V 1 1 38.61mV 1 1 4.2V2-8 그림 15.12 의 회로에서 J 와 K 입력을 +5V 단자에 연결하고 , clock pulse 를 인가하였을 때 출력파형을 관찰하여 파형을 도시하라 .3. 실험고찰 이번 실험은 플립플롭의 기능에 대해 실험하였다 . 실험을 통해 래치 회로의 기능을 이해하고 R-S 플립플롭의 구조와 동작원리를 이해하였는데 , 이론값과 실험값을 비교하였을때 , 0 일때 출력값은 0.1V 등으로 잘 나왔고 , 1 일때 전압이 1V 이상 출력되는걸 보았다 . 사실 비대면으로 진행되다 보니까 , 조교님이 올려주시는 강의로 혼자서 결과보고서를 작성하려 보니까 어려움이 많았다 . 1 학기때 디지털공학에서 래치와 플립플롭에 대해 배웠지만 , 복습을 하지 않은 이유로 개념을 많이 까먹은 상태로 실험에 임할라니까 쉽지 않았다 .{nameOfApplication=Show}

공학/기술| 2020.10.27| 12페이지| 1,500원| 조회(164)

플립플롭, 플립플롭의 기능, 플립플롭의 기능 결과보고서

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