반도체 공정1레포트2조OO 교수님Flash memory1. NAND-type& NOR-type2. Floating gate flash memory &Charge trap flash memory3. MLC Flash Memory4. 3D Flash Memory전자재료공학과학번:이름:제출일자:[Flash Memory]NAND-type& NOR-type플래시 메모리는 EEPROM(Electrically Erasable/Programmable Read Only Memory)의 일종으로 Byte 단위로 지우기 작업을 하는 EEPROM과는 달리 큰 단위를 한 번에 지울 수 있는 비 휘발성 메모리이다. 구조는 위와 같으며 Floating Gate가 있는 것이 기존 MOS 구조와 다른 특징이며, 이 Floating Gate에 전자를 채우고 비우는 방식을 통해 데이터를 저장, 삭제하게 된다. Control Gate는 Memory Cell Array의 Word Line을 겸하는 Gate 전극이다.Flash Memory는 구조에 따라 NOR Flash와 NAND Flash로 나뉜다. NOR 플래시는 병렬의 구조, NAND 플래시는 직렬의 구조로 생각할 수 있다. 각 Flash memory cell 마다 Word line과 bit line이 필요한데, 데이터 저장을 위한 Word line은 모든 Cell에 하나씩 필요하고, Bit line을 각 Cell 마다 병렬적으로 주는 것이 NOR, bit line을 하나만 사용해서 Cell을 직렬 연결하는 것이 NAND이다.Cell 단위로 봤을 때, FN Tunneling 동작이 동작 전류가 작아서 속도가 낮고 NAND는 Program/Erase 모두 FN Tunneling을 사용하기 때문에 NOR에 비해서 Program 속도가 느리다고 할 수 있다. 하지만 NAND는 구조적 특성 때문에 Page 단위의 Program이 빠르고 Page Buffer를 사용해서 데이터를 한 번에 많이 쓸 수 있기 때문에 NOR 보다 Program 시간이 빠르다xide를 통과하게 만드는 것을 FN Tunneling 이라고 한다. Control Gate에 인가한 전압에 따라 일정량의 전자가 채워지며, Floating Gate에 채워진 전자는 산화막으로 둘러싸여있기 때문에 빠져나가지 못한다.Erase는 위와 같이 진행되며 Substrate에 15~20V의 전압을 인가하여 Floating Gate의 전자를 빼내오게 된다. 이를 Tunnel release라고도 하며 이러한 Erase Mechanism을 FN-Tunneling이라고 한다. NAND와 NOR의 Erase Mechanism은 FN Tunneling으로 같다. Flash Memory는 기본적으로 덮어쓰기가 되지 않으므로 삭제한 뒤에 데이터를 새로 써야 한다.플래시 메모리의 Read는 위와 같은 과정으로 진행하게 된다. Program Mode 일 때, 채널이 형성될 수 있는 전압을 걸어주었을 때, Floating Gate의 전자가 전기장이 형성되는 것을 막고 채널 형성이 잘 되지 않는다. 이에 따라 Drain 전류가 흐르지 않고 0을 읽었다고 한다. Erase Mode 일 때는 채널 형성이 잘 돼서 Drain 전류가 잘 흐르고 1을 읽었다고 한다. 즉, Floating Gate의 전자로 인한 Threshold Voltage의 변화로 일정 전압에 대해 Read의 구분을 하게 된다.2. Floating gate flash memory &Charge trap flash memoryFlash Memory도 공정의 집적화에 따른 Floating Gate로 사용되었던 Poly Silicon이 문제가 되었다. 셀 간의 상호 간섭이 일어나고 전자 누설이 일어나는 문제가 되었고 이는 Floating Gate를 부도체로 만들어서 Charge Trap Flash(CTF)로 만들게 된다. 현재는 원통형구조로 만들어서 Floating Gate의 부피를 증가시켜 TLC의 구현이 쉽도록 만들고 수직 Cell의 적층을 한 Vertical NAND Flash Memory가 대표적인 구조로서 자리히 진행되고 있다.2) High-k dielectric을 이용한 Charge Trap FlashCharge Trap Flash의 일종인 SONOS의 경우 charge trap layer를 SiN 물질을 사용하는 구조로서, 느린 erase 속도와 짧은 retention time이 문제점으로 지적되고 있다. Erase 동작 시 전극으로부터 전자가 주입되어 reprogramming되는 현상이 발생함으로 인하여 High-k물질을 사용한 새로운 구조의 charge trap flash가 많이 연구되고 있다. High-k material의 경우 SiO2에 비하여 큰 dielectric constant를 가지고 있어 blocking oxide로 사용하면 erase 동작 시 blocking oxide에 인가되는 electric field가 감소하여 reprogramming되는 문제점을 해결할 수 있으며, tunnel oxide 에 걸리는 electric field를 증가 시켜 Programming/Erasing 특성을 개선할 수 있다.3. MLC Flash MemoryNAND Flash Memory의 종류로 SLC, MLC, TLC가 존재한다. 1,2,3bit의 데이터 처리를 의미하며 하나의 메모리 셀에서 전자의 Charge양을 가지고 Threshold Voltage를 나누어서 값을 확인하는 방법이다. TLC 방식이 용량이 증가하기 때문에 많이 사용하고 있으며, 대신에 Write의 수명이 감소하는 단점이 있다.플래시 메모리 기술 분야에 있어서, 멀티 레벨 셀(Multi-level Cell, 약어 MLC)이란 멀티플 레벨(multiple level)을 활용하여 한 셀 당 1 비트 이상의 정보를 저장하는 기술을 일컫는다. 셀 당 싱글 레벨(single level)을 활용하는 싱글 레벨 셀 NAND 플래시 기술과 대조된다.현재 상용화된 기술로는 한 셀 당 최대 4 스테이트(state)를 갖게 할 수 있다. 셀 당 2 비트의 정보를 저장하게 된다. 스테이트 간의 여유(margin)가고 있던 중, 2007년 ㈜도시바사에서 수직 채널을 가지는 ‘BiCs’를 제시하며 3D Flash Memory 개발의 첫발을 내딛게 되었고, 그 이후 여러 연구기관에서 다양한 가지 모델을 제시하며, 3D Flash Memory 연구에 대한 관심이 집중 되었다.J. Mick, “Coalition of 20+ Tech Firms Backs MRAM as Potential DRAM, NAND Replacement”,기존의 2D flash memory가 3D flash memory로 변화함에 따라 바뀌는 단일 소자적 차이점은 poly-crystalline silicon 채널의 사용 및 charge trap gate dielectric 의 사용 2가지로 볼 수 있다. 이 중 특히 ONO (SiO2/Si3N4/SiO2) 구조의 gate dielectric 사용을 통한 신뢰성의 열화 문제는high-k dielectric을 적용한 소자 연구의 필요성을 키우게 되었다.A. Malventano, “Samsung 850 Pro 512GB Full Review – NAND Goes 3D!”J.H. Bae, “Samsung’s 3D V-NAND breaks through chip scaling limits”3D NAND flash memory 신뢰성 특성 중 정보의 비 휘발성 정도를 대변하는 retention특성은charge trap dielectric 내에서 gate 간 전하가 움직이는 charge spreading (diffusion and electrical drive)정도, tunnel oxide 및 blocking oxide으로 전하가 빠져나가는 charge loss (probabilistic and defect induced tunneling)정도에 따라 그 특성이 변하게 된다.본 연구는 3D flash memory의 메모리 신뢰성과 여러 high-k gate dielectric 물성간의 연관성에 대하여 연구 하는 것을 목적으로 삼고, 달성 된 목적은 앞으로 개발 될 3D트 (폴리실리콘) 에 전하를 저장한다.(2) CTF (Charge Trap Flash)컨트롤 게이트만으로 구성된다. 기존 플로팅 게이트 대신 컨트롤 게이트(나이트라이드라는 부도체 빈 공간)에 전하를 저장한다. 게이트가 하나여서 높이가 낮고, 전하를 붙잡고 있는 힘이 더 강한 부도체를 사용하여 셀 간 간섭이 작기 때문에 미세화가 더 용이하다.(3) 3D CTF기존 단층 구조의 CTF를 3차원 원통형 구조인 GAA(Gate-All-Around) 구조로 변환한다. 컨트롤 게이트를 기존의 직사각형이 아닌 원통형으로 만들어 접촉 면적을 넓힘으로써 셀 당 보유 전자 수를 극대화하고 적층 공정을 용이하게 한다. 또한, 셀 간 공간을 확보해 데이터 간섭현상을 대폭 감소시킨다.출처-https://snowbora.tistory.com/357 [눈보라 이야기] Hyperlink "https://m.blog.naver.com/PostView.nhn?blogId=klp0712&logNo=221078368725&proxyReferer=http%3A%2F%2Fwww.google.com%2Furl%3Fsa%3Di%26rct%3Dj%26q%3D%26esrc%3Ds%26source%3Dimages%26cd%3D%26ved%3D2ahUKEwjVkMusgr_lAhXFyosBHZ6ZCGQQjhx6BAgBEAI%26url%3Dhttp%253A%252F%252Fm.blog.naver.com%252Fklp0712%252F221078368725%26psig%3DAOvVaw337oCHbHEtpFZU_Fo-Qir4%26ust%3D*************822" https://m.blog.naver.com/PostView.nhn?blogId=klp0712&logNo=221078368725&proxyReferer=http%3A%2F%2Fwww.google.com%2Furl%3Fsa%3Di%26rct%3Dj%26q%3D%26esrc%3Ds%26source%3Dimages%26cd%3D%26ved%3D2ahUKEwMAT4
DESCRIPTION OF PROCESS INTEGRATION, DEVICES, AND STRUCTURES DIFFICULT CHALLENGESDifficult Challenges ≥ 32 nmSummary of Issues1. 32nm 기술 세대로 MOSFET 확장대형 평면형 CMOS 확장은 높은 채널 도핑 필요, 접합부와 게이트 유도 배수 누출(the junction and gate-induced drain leakage)(GIDL)을 가로지르는대역간 터널링, 확률적 도핑 변화, short 채널 효과를 적절하게 제어하는 것이 문제점. 특히 어려운 문제는 이러한 초박형 MOSFET의 두께 제어와 가변성이다.2. high-κ gate 유전체와 금속 게이트 전극의 시기적절한 수행적시에 구현하려면 금속 게이트 작업 기능의 적절한 튜닝, High κ에서 충분한 채널 모빌리티를 보장하는 것, High κ에서 적절한 수준까지로 결함을 감소시키는 것, 신뢰성 보장 등 수많은 난제들을 처리해야 한다.3. 다재다능하고 신속한 재료, 공정, 구조 변경의 신뢰성 확보를 시기적절하게 보장재료: 2008년까지 고밀도 게이트 유전체, 금속 게이트 전극 등, 공정: 상승된 S/D(선택적 에피) 및 첨단 어닐링 및 도핑 기법, 구조: 다중 게이트 구조로 따라와지는 초박형 차체(UTB) 완전 고갈(FD) SOI.4. D램과 SRAM을 32nm 기술 세대로 확장스케일링과 관련된 D램 주요 문제 - 고효율 스토리지 유전체 구현의 어려움,스케일링된 DRAM에 필요한 속도를 보장하기 위해 비트 및 워드 라인용 저저항 재료 배치 등 기능 크기가 축소된 장치의 적절한 스토리지 캐패시턴스 문제.5. 고밀도 비 휘발성 메모리를32nm 기술 세대로 확장유전 재료 특성과 치수 제어가 핵심 쟁점이다. FeRAM—스택 캐패시터의 지속적인 확장은 매우 어렵다. 결국 1T1C 구성에서 스케일링을 계속해야한다6. 고도로 확장된 MOSFET를 위한 향상된 드라이브 전류 및 짧은 채널 효과에 대한 허용 가능한 제어를 갖춘 비고급 CMOS의 구현MOSFET를 효과적으로 11nm 이하의 게이트 길이로 확장하려면 초박형, 경량 도핑형 차체를 가진 고급 비클래식 CMOS(예: 다중 게이트 MOSFETs)가 필요할 것이다.7. 하위-11 nm 게이트 길이 MOSFET의 변동 및 통계 프로세스 변화 처리서브-11 nm 게이트 길이 MOSFET에 대한 통계적 변동의 근본적인 문제는 양자 효과, 선 가장자리 거칠기 및 폭 변동의 영향을 포함하여 완전히 파악되지 않는다.8. 새로운 메모리 구조 식별, 선택 및 구현D램 스케일링, 특히 유전적 등가 산화물 두께를 줄이고 필요한 매우 낮은 누출 전류를 도달하는 데 있어 증가하는 어려움이 예상된다.9. 새로운 상호연결 구성의 식별, 선택 및 구현결국, 구리/저-κ 상호연결 성능은 고도로 확장된 IC의 속도 및 전력 소산 목표를 충족하기에 불충분할 것으로 예상된다.10. Roadmap 또는 그 이상의 종료 시점에 고급 정보 처리를 위한 CMOS 기기 및 아키텍처의 식별, 선택 및 구현공정, 재료, 장치 물리, 설계 등의 주요 변화를 주도할 것이다. CMOS 이상의 기기의 성능, 전력 소모 등은 CMOS 한계를 훨씬 넘어 확장되어야 한다.LOGIC TECHNOLOGY REQUIREMENTS AND POTENTIAL SOLUTIONSLOGIC TECHNOLOGY 요구사항기술 요구사항 표는 고성능 및 저전력 디지털 IC의 MOSFET 트랜지스터 요구사항을 모두 반영한다. 고성능 로직은 데스크톱 PC, 서버 등을 위한 마이크로프로세서 유닛(MPU) 칩과 같이 복잡성, 고성능, 전력 소모가 높은 칩을 말한다. LOP 논리의 경우, 게이트 길이가 고성능 트랜지스터 게이트 길이보다 2년 뒤쳐져 있어, 과거의 추세와 모바일 애플리케이션에서 저 누설 전류 필요성을 반영한다. LSTP 로직의 경우 게이트 길이가 고성능 로직보다 4년 늦어져 필요한 초저 누설 전류가 반영된다.그러나 게이트 길이, 채널 도핑 및/또는 이동성 향상과 같은 일부 다른 파라미터는 EOT의 느린 스케일링을 보상하고 동일한 목표 출력 값에 도달하기 위해 다르게 스케일링해야 한다. 따라서 시스템 설계자는 시스템 레벨 성능을 최적화하는 데 있어 가공되지 않은 트랜지스터 속도 대신 칩에 더 많은 코어를 넣을 수 있는 통합 레벨을 강조하는 경향이 있다. 따라서, 스케일링된 고성능 IC의 현실적인 그림은 정지상태의 전력 소모가 한 종류 이상의 트랜지스터를 활용하고 device/design/architectural(장치/설계/건축기법) 을 활용하여 제어된다는 것이다. 기술 요구 사항 표에서는 이 트랜지스터가 technology driver이기 때문에 고성능 트랜지스터만 특성화하였다.그림 34. τ = CV/I 와 Isd, 모든 로직 유형에 대한 Isd,leak (dashed line은 원하는 17%/년 트랜지스터 성능 개선을 나타냄)중요한 문제는 게이트 누출 전류이며, the current standard silicon oxy-nitride gate dielectric가 the oxy-nitride가 스케일링에 따라 점점 얇아짐에 따라 gate leakage current density limit를 충족할 수 있는지 여부(표 40a, 40b, 41a ~ 41d 및 참고 [2] 및 [5] 참조)이다. 이는 Roadmap의 EOT 시스템에서 gate leakage current는 직접적인 터널링 때문에 발생하며, 따라서 게 gate leakage current는 EOT 감소와 함께 대략적으로 기하급수적으로 증가하므로 중요한 문제다. 높은 게이트 누출을 위한 잠재적 해결책이다. LOP 로직의 경우, leakage current limit를 충족할 수 없는 지점은 2009년이지만, LOP는 물론 2008년에 high κ를 실시하는 것으로 가정한다. UTB FD 및 이중 게이트(DG) MOSFET에 대한 플롯은 수치 혼잡을 피하기 위해 포함되지 않았으며, 이런 플롯이 포함된 경우 고출력 게이트 유전자가 필요할 때의 의미는 변경되지 않기 때문이다.표 40a. 고성능 로직 기술 요구 사항—초기그레이 셀은 두개의 time periods 중의 하나로 기술한다 :ultra-thin body에 대해 초기 생산 경사로가 완전히 고갈된(UTB FD) SOI 또는 double-gate (DG) MOSFET를 시작하기 전, 혹은 planar bulk 또는 UTB FD MOSFET가 실제 스케일링의 한계에 도달한 시점 이상(추가 논의를 위한 본문과 table notes 보기)제조 가능한 솔루션이 존재하며 최적화 중임제조 가능한 솔루션이 알려져 있음중간 솔루션이 알려져 있음제조 가능한 솔루션을 알 수 없음
반도체 공정 레포트2 (Flash memory)
